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參數(shù)資料
| 型號(hào)： | AGL600V5-CSG281I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 162/250頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 600K 281-CSP |
| 標(biāo)準(zhǔn)包裝： | 184 |
| 系列： | IGLOO |
| 邏輯元件/單元數(shù)： | 13824 |
| RAM 位總計(jì)： | 110592 |
| 輸入/輸出數(shù)： | 215 |
| 門數(shù)： | 600000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 281-TFBGA，CSBGA |
| 供應(yīng)商設(shè)備封裝： | 281-CSP（10x10） |
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Datasheet Information
5-8
Revision 23
Revision 8 (cont’d)
Power (per pin) – Default I/O Software Settings1 were updated to change PDC2
to PDC6 and PDC3 to PDC7. The table notes were updated to reflect that power
was measured on VCCI.
through
Consumption in IGLOO Devices, the description for PAC13 was changed from
Static to Dynamic.
Static Power Consumption in IGLOO Device were updated to add PDC6 and
PDC7, and to change the definition for PDC5 to bank quiescent power. Subtitles
were added to indicate type of devices and core supply voltage.
The "Total Static Power Consumption—PSTAT" section was updated to revise the
calculation of PSTAT, including PDC6 and PDC7.
Footnote was updated to include information about PAC13. The PLL
Contribution equation was changed from: PPLL = PAC13 + PAC14 * FCLKOUT to
PPLL = PDC4 + PAC13 * FCLKOUT.
Revision 7 (Jun 2008)
Packaging v1.5
The "QN132" package diagram was updated to include D1 to D4. In addition, note
1 was changed from top view to bottom view, and note 2 is new.
Revision 6 (Jun 2008)
Packaging v1.4
This document was divided into two sections and given a version number, starting
at v1.0. The first section of the document includes features, benefits, ordering
information, and temperature and speed grade offerings. The second section is a
device family overview.
N/A
Pin numbers were added to the "QN68" package diagram. Note 2 was added
below the diagram.
Revision 5 (Mar 2008)
Packaging v1.3
The "CS196" package and pin table was added for AGL250.
Revision 4 (Mar 2008)
Product Brief v1.0
The "Low Power" section was updated to change "1.2 V and 1.5 V Core Voltage"
to "1.2 V and 1.5 V Core and I/O Voltage." The text "(from 12 W)" was removed
from "Low Power Active FPGA Operation."
1.2_V was added to the list of core and I/O voltages in the "Advanced I/O" and
The "Embedded Memory" section was updated to remove the footnote reference
from the section heading and place it instead after "4,608-Bit" and "True Dual-Port
SRAM (except ×18)."
Revision / Version
Changes
Page
相關(guān)PDF資料 |
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參數(shù)描述 |
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