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參數(shù)資料
| 型號： | AFS250-QNG180I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 268/334頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 2MB FLASH 250K 180-QFN |
| 標(biāo)準(zhǔn)包裝： | 184 |
| 系列： | Fusion® |
| RAM 位總計： | 36864 |
| 輸入/輸出數(shù)： | 65 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 180-WFQFN |
| 供應(yīng)商設(shè)備封裝： | 180-QFN（10x10） |
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Fusion Family of Mixed Signal FPGAs
Revision 4
2-23
Clock Conditioning Circuits
In Fusion devices, the CCCs are used to implement frequency division, frequency multiplication, phase
shifting, and delay operations.
The CCCs are available in six chip locations—each of the four chip corners and the middle of the east
and west chip sides.
Each CCC can implement up to three independent global buffers (with or without programmable delay),
or a PLL function (programmable frequency division/multiplication, phase shift, and delays) with up to three
global outputs. Unused global outputs of a PLL can be used to implement independent global buffers, up
to a maximum of three global outputs for a given CCC.
A global buffer can be placed in any of the three global locations (CLKA-GLA, CLKB-GLB, and CLKC-
GLC) of a given CCC.
A PLL macro uses the CLKA CCC input to drive its reference clock. It uses the GLA and, optionally, the
GLB and GLC global outputs to drive the global networks. A PLL macro can also drive the YB and YC
regular core outputs. The GLB (or GLC) global output cannot be reused if the YB (or YC) output is used
(Figure 2-19). Refer to the "PLL Macro" section on page 2-29 for more information.
Each global buffer, as well as the PLL reference clock, can be driven from one of the following:
3 dedicated single-ended I/Os using a hardwired connection
2 dedicated differential I/Os using a hardwired connection
The FPGA core
The CCC block is fully configurable, either via flash configuration bits set in the programming bitstream or
through an asynchronous interface. This asynchronous interface is dynamically accessible from inside
the Fusion device to permit changes of parameters (such as divide ratios) during device operation. To
increase the versatility and flexibility of the clock conditioning system, the CCC configuration is
determined either by the user during the design process, with configuration data being stored in flash
memory as part of the device programming procedure, or by writing data into a dedicated shift register
during normal device operation. This latter mode allows the user to dynamically reconfigure the CCC
without the need for core programming. The shift register is accessed through a simple serial interface.
Refer to the "UJTAG Applications in Microsemi’s Low-Power Flash Devices" chapter of the Fusion FPGA
Fabric User’s Guide and the "CCC and PLL Characteristics" section on page 2-30 for more information.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RSC50DRYN-S93 | CONN EDGECARD 100PS DIP .100 SLD |
| A40MX04-3PQ100 | IC FPGA MX SGL CHIP 6K 100-PQFP |
| A40MX04-3PQG100 | IC FPGA MX SGL CHIP 6K 100-PQFP |
| RMC50DRYN-S93 | CONN EDGECARD 100PS DIP .100 SLD |
| A3P1000-PQ208 | IC FPGA 300I/O 208PQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AFS250-QNG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| AFS250-QNG256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| AFS250-QNG256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| AFS281.0W01-ND01 | 功能描述:信號調(diào)節(jié) 281MHz RoHS:否 制造商:EPCOS 產(chǎn)品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel |
| AFS281.0W01-NE | 功能描述:信號調(diào)節(jié) 281MHz RoHS:否 制造商:EPCOS 產(chǎn)品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel |
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