Revision 4 2-15 Clock Aggregation Clock aggregation allows for multi-spine clock domains. A MUX tree pr" />
參數(shù)資料
型號： AFS250-QNG180I
廠商： Microsemi SoC
文件頁數(shù)： 235/334頁
文件大?。?/td> 0K
描述： IC FPGA 2MB FLASH 250K 180-QFN
標(biāo)準(zhǔn)包裝： 184
系列： Fusion®
RAM 位總計(jì)： 36864
輸入/輸出數(shù)： 65
門數(shù)： 250000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 180-WFQFN
供應(yīng)商設(shè)備封裝： 180-QFN（10x10）
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Fusion Family of Mixed Signal FPGAs
Revision 4
2-15
Clock Aggregation
Clock aggregation allows for multi-spine clock domains. A MUX tree provides the necessary flexibility to
allow long lines or I/Os to access domains of one, two, or four global spines. Signal access to the clock
aggregation system is achieved through long-line resources in the central rib, and also through local
resources in the north and south ribs, allowing I/Os to feed directly into the clock system. As Figure 2-14
indicates, this access system is contiguous.
There is no break in the middle of the chip for north and south I/O VersaNet access. This is different from
the quadrant clocks, located in these ribs, which only reach the middle of the rib. Refer to the Using
Figure 2-14 Clock Aggregation Tree Architecture
Global Spine
Global Rib
Global Driver and MUX
I/O Access
Internal Signal Access
I/O Tiles
Global Signal Access
Tree Node MUX
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PDF描述
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AFS281.0W01-ND01 功能描述:信號調(diào)節(jié) 281MHz RoHS:否 制造商:EPCOS 產(chǎn)品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel
AFS281.0W01-NE 功能描述:信號調(diào)節(jié) 281MHz RoHS:否 制造商:EPCOS 產(chǎn)品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel
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