2-24 Revision 4 Notes: 1. Visit the Microsemi SoC Products Group website for application notes concerning dynamic PL" />
參數(shù)資料
型號(hào)： AFS250-1QNG180I
廠商： Microsemi SoC
文件頁數(shù)： 270/334頁
文件大小： 0K
描述： IC FPGA 2MB FLASH 250K 180-QFN
標(biāo)準(zhǔn)包裝： 184
系列： Fusion®
RAM 位總計(jì)： 36864
輸入/輸出數(shù)： 65
門數(shù)： 250000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 180-WFQFN
供應(yīng)商設(shè)備封裝： 180-QFN（10x10）
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Device Architecture
2-24
Revision 4
Notes:
1. Visit the Microsemi SoC Products Group website for application notes concerning dynamic PLL reconfiguration. Refer to
the "PLL Macro" section on page 2-29 for signal descriptions.
2. Many specific INBUF macros support the wide variety of single-ended and differential I/O standards for the Fusion family.
Figure 2-19 Fusion CCC Options: Global Buffers with the PLL Macro
Table 2-11 Available Selections of I/O Standards within CLKBUF and CLKBUF_LVDS/LVPECL Macros
CLKBUF Macros
CLKBUF_LVCMOS5
CLKBUF_LVCMOS331
CLKBUF_LVCMOS18
CLKBUF_LVCMOS15
CLKBUF_PCI
CLKBUF_LVDS2
CLKBUF_LVPECL
Notes:
1. This is the default macro. For more details, refer to the IGLOO, ProASIC3, SmartFusion and Fusion Macro Library
Guide.
2. The B-LVDS and M-LVDS standards are supported with CLKBUF_LVDS.
PADN
PADP
Y
PAD
Y
Input LVDS/LVPECL Macro
INBUF2 Macro
GLA
or
GLA and (GLB or YB)
or
GLA and (GLC or YC)
or
GLA and (GLB or YB) and
(GLC or YC)
Clock Source
Clock Conditioning
Output
OADIVHALF
OADIV[4:0]
OAMUX[2:0]
DLYGLA[4:0]
OBDIV[4:0]
OBMUX[2:0]
DLYYB[4:0]
DLYGLB[4:0]
OCDIV[4:0]
OCMUX[2:0]
DLYYC[4:0]
DLYGLC[4:0]
FINDIV[6:0]
FBDIV[6:0]
FBDLY[4:0]
FBSEL[1:0]
XDLYSEL
VCOSEL[2:0]
CLKA
EXTFB
POWERDOWN
OADIVRST
GLA
LOCK
GLB
YB
GLC
YC
相關(guān)PDF資料
PDF描述
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AFS250-2FG256ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs
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