參數(shù)資料
型號： ADV7202
廠商： Analog Devices, Inc.
元件分類： Codec
英文描述： Simultaneous Sampling Video Rate Codec
中文描述： 同時采樣率視頻編解碼器
文件頁數(shù)： 15/26頁
文件大?。?/td> 216K
代理商： ADV7202
REV. PrB
PRELIMINARY TECHNICAL DATA
ADV7202
–15–
DIGITAL DATA INPUT TIMING DIAGRAMS
DAC_DATA [9:0]
DAC_CLK0
DAC_CLK1
A1
A2
A3
DAC0
DAC1
DAC2
DAC0
DAC1
DAC2
DAC0
A0
At A3, NEW DAC0 DATA
IS CLOCKED IN AND A0,
A1, AND A3 ARE SENT TO
THE DACs. DATA APPEARS
AT THE OUTPUT DACs TWO
CLOCK CYCLES AFTER
BEING SENT TO THE DACs.
Figure 13. DAC Mode 1, Single Clock, Single Edge Input Data Format Timing Diagram. As with Mode 1, DAC_CLK0 is a
Data Line that Indicates the Data is for DAC0. Above Example Shows Three DAC Usage.
DAC1
DAC2
DAC3
DAC0
DAC_DATA [9:0]
DAC_CLK0
DAC_CLK1
A1
A2
A3
A4
A1 DAC1 DATA CLOCKED IN.
A2 DAC2 DATA CLOCKED IN.
A4 DAC0 DATA FOR THE NEXT
PIXEL AND THE PREVIOUS
FOUR CLOCKED OUT TO DACs.
A3 DAC3 DATA CLOCKED IN.
NOTE
DATA WILL BE CLOCKED TO THE
DACs TWO CLOCK CYCLES
AFTER A4.
DAC1
DAC2
DAC3
DAC0
Figure 14. DAC Mode 2, Dual Clock, Dual Edge Input Data Format Timing Diagram
DAC1
DAC2
DAC_DATA [9:0]
DAC_CLK0
DAC_CLK1
A1
A2
A3
A4
AT A4, PREVIOUS A0, A2,
AND A3 DATA ARE SENT
TO THE DACs. AT A2, A1
DATA APPEARS AT THE
OUTPUT DACs TWO
CLOCK CYCLES AFTER
BEING SENT TO THE DACs.
DAC0
DAC1
DAC2
DAC1
DAC0
Figure 15. DAC Mode 3, 4:2:2 Input Data Format Timing Diagram
t
14
t
15
t
15
DATA
DATA
XTAL0
OUTPUT
ADC O/P DOUT[9:0]
SYNC_OUT, SYNC_IN
t
14
–
ACCESS TIME
t
15
–
HOLD TIME
Figure 16. Digital O/P Timing
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