- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄10971 > ADV7173KSTZ (Analog Devices Inc)IC DAC VIDEO NTSC 6-CH 48LQFP PDF資料下載
參數(shù)資料
| 型號(hào)： | ADV7173KSTZ |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 29/60頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC VIDEO NTSC 6-CH 48LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 視頻編碼器 |
| 應(yīng)用： | 多媒體 |
| 電壓 - 電源，模擬： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應(yīng)商設(shè)備封裝： | 48-LQFP（7x7） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁(yè)面： | 786 (CN2011-ZH PDF) |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)當(dāng)前第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)
REV. B
ADV7172/ADV7173
–35–
TIMING REGISTER 1 (TR17–TR10)
(Address (SR4–SR0) = 0BH)
Timing Register 1 is an 8-bit-wide register.
Figure 53 shows the various operations under the control of
Timing Register 1. This register can be read from as well writ-
ten to. This register can be used to adjust the width and position
of the master mode timing signals.
TR1 BIT DESCRIPTION
HSYNC Width (TR11–TR10)
These bits adjust the
HSYNC pulsewidth.
HSYNC to FIELD/VSYNC Delay (TR13–TR12)
These bits adjust the position of the
HSYNC output relative to
the FIELD/
VSYNC output.
HSYNC to FIELD Rising Edge Delay (TR15–TR14)
When the ADV7172/ADV7173 is in Timing Mode 1, these bits
adjust the position of the
HSYNC output relative to the FIELD
output rising edge.
VSYNC Width (TR15–TR14)
When the ADV7172/ADV7173 is configured in Timing Mode
2, these bits adjust the
VSYNC pulsewidth.
HSYNC to Pixel Data Adjust (TR17–TR16)
This enables the
HSYNC to be adjusted with respect to the pixel
data. This allows the Cr and Cb components to be swapped. This
adjustment is available in both master and slave timing modes.
TR11
TR10
TR17
TR12
TR13
TR15
TR16
TR14
HSYNC TO PIXEL
DATA ADJUST
TR17 TR16
00
0
TPCLK
01
1
TPCLK
10
2
TPCLK
11
3
TPCLK
HSYNC TO
FIELD/
VSYNC DELAY
TR13 TR12
00
0
TPCLK
01
4
TPCLK
10
8
TPCLK
1
16
TPCLK
TB
HSYNC WIDTH
00
1
TPCLK
01
4
TPCLK
1
0
16
TPCLK
1
128
TPCLK
TR11 TR10
TA
HSYNC TO FIELD
RISING EDGE DELAY
(MODE 1 ONLY)
x0
TB
x1
TB + 32 s
TR15 TR14
TC
VSYNC WIDTH
(MODE 2 ONLY)
00
1
TPCLK
01
4
TPCLK
1
0
16
TPCLK
1
128
TPCLK
LINE 313
LINE 314
LINE 1
TB
TIMING MODE 1 (MASTER/PAL)
HSYNC
FIELD/
VSYNC
TA
TC
TR15 TR14
Figure 53. Timing Register 1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-21M-IY-F3 | CONVERTER MOD DC/DC 10V 50W |
| VE-23V-IY-F4 | CONVERTER MOD DC/DC 5.8V 50W |
| VE-BTP-IX-B1 | CONVERTER MOD DC/DC 13.8V 75W |
| VE-BTP-IW-B1 | CONVERTER MOD DC/DC 13.8V 100W |
| AD725ARZ | IC ENCODER RGB TO NTSC 16-SOIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADV7173KSTZ-REEL | 功能描述:IC DAC VIDEO NTSC 6-CH 48LQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 編碼器，解碼器，轉(zhuǎn)換器 系列:- 產(chǎn)品變化通告:Development Systems Discontinuation 26/Apr/2011 標(biāo)準(zhǔn)包裝:1 系列:- 類型:編碼器 應(yīng)用:DVB-S.2 系統(tǒng) 電壓 - 電源，模擬:- 電壓 - 電源，數(shù)字:- 安裝類型:- 封裝/外殼:模塊 供應(yīng)商設(shè)備封裝:模塊 包裝:散裝 其它名稱:Q4645799 |
| ADV7174 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Chip Scale PAL/NTSC Video Encoder with Advanced Power Management |
| ADV7174BCP | 制造商:AD 制造商全稱:Analog Devices 功能描述:Chip Scale PAL/NTSC Video Encoder with Advanced Power Management |
| ADV7174BCP-REEL | 制造商:AD 制造商全稱:Analog Devices 功能描述:Chip Scale PAL/NTSC Video Encoder with Advanced Power Management |
| ADV7174KCP | 制造商:AD 制造商全稱:Analog Devices 功能描述:Chip Scale PAL/NTSC Video Encoder with Advanced Power Management |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。