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參數(shù)資料
| 型號： | ADV601LCJST |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 消費家電 |
| 英文描述： | Ultralow Cost Video Codec |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP120 |
| 封裝： | LQFP-120 |
| 文件頁數(shù)： | 46/52頁 |
| 文件大?。?/td> | 606K |
| 代理商： | ADV601LCJST |
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ADV601
–46–
REV. 0
Table XXXIV. Host (Indirect Address, Indirect Data, and Interrupt Mask/Status) Write Timing Parameters
Parameter
Description
Min
Max
Unit
t
WR_D_WRC
t
WR_D_PWA
t
WR_D_PWD
t
ADR_D_WRS
t
ADR_D_WRH
t
DATA_D_WRS
t
DATA_D_WRH
t
WR_D_RDT
t
ACK_D_WRD
t
ACK_D_WROH
WR
Signal, Direct Register, Write Cycle Time (at 27 MHz VCLK)
WR
Signal, Direct Register, Pulse Width Asserted (at 27 MHz VCLK)
WR
Signal, Direct Register, Pulse Width Deasserted (at 27 MHz VCLK)
ADR Bus, Direct Register, Write Setup
ADR Bus, Direct Register, Write Hold
DATA Bus, Direct Register, Write Setup
DATA Bus, Direct Register, Write Hold
WR
Signal, Direct Register, Read Turnaround (After a Write) (at 27 MHz VCLK)
ACK
Signal, Direct Register, Write Delay (at 27 MHz VCLK)
ACK
Signal, Direct Register, Write Output Hold
N/A
1
N/A
1
5
2
2
–20
0
35.6
2
8.6
11
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
182.1
3, 4
N/A
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
NOTES
1
WR
input must be asserted (low) until ACK is asserted (low).
2
Minimum t
WR_D_RDT
varies with VCLK according to the formula: t
WR_D_RDT (MIN)
= 0.8 (VCLK Period) +7.4.
3
Maximum t
varies with VCLK according to the formula: t
= 4.3 (VCLK Period) +14.8.
4
During STATS_R deasserted (low) conditions, t
ACK_D_WRD
may be as long as 52 VCLK periods.
VALID
VALID
VALID
VALID
(I) ADR,
BE
,
CS
(I)
WR
(I) DATA
(O)
ACK
(I)
RD
t
ADR_D_WRS
t
DATA_D_WRS
t
ACK_D_WROH
t
WR_D_WRC
t
WR_D_PWA
t
WR_D_PWD
t
ADR_D_WRH
t
DATA_D_WRH
t
ACK_D_WRD
t
WR_D_RDT
Figure 38. Host (Indirect Address, Indirect Register Data, and Interrupt Mask/Status) Write Transfer Timing
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADV7120KP30 | CMOS 80 MHz, Triple 8-Bit Video DAC |
| ADV7120 | CMOS 80 MHz, Triple 8-Bit Video DAC |
| ADV7120KP50 | CMOS 80 MHz, Triple 8-Bit Video DAC |
| ADV7120KP80 | CMOS 80 MHz, Triple 8-Bit Video DAC |
| ADV7120KST30 | CMOS 80 MHz, Triple 8-Bit Video DAC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADV601LCJSTRL | 制造商:Analog Devices 功能描述:Ultralow Cost Video Codec 120-Pin LQFP T/R |
| ADV601LCJSTZ | 功能描述:IC CODEC VIDEO DSP/SRL 120LQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準 ADC / DAC (db):81.5 / 88 動態(tài)范圍，標(biāo)準 ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR) |
| ADV601LCJSTZRL | 功能描述:IC CODEC VIDEO DSP/SRL 120LQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準 ADC / DAC (db):81.5 / 88 動態(tài)范圍，標(biāo)準 ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR) |
| ADV601LC-VIDEOPIPE | 制造商:Analog Devices 功能描述:TOOLS:DEVELOPMENT BOARDS H/W 制造商:Analog Devices 功能描述:EVALUATION BOARD ((NS)) |
| ADV601XS | 制造商:Analog Devices 功能描述: |
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