參數(shù)資料
型號(hào)： ADV3229ACPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 20/24頁(yè)
文件大小： 0K
描述： IC CROSSPOINT SW 16X8 72LFCSP
標(biāo)準(zhǔn)包裝： 1
功能： 交叉點(diǎn)開關(guān)
電路： 1 x 8:8
電壓電源： 雙電源
電壓 - 電源，單路/雙路(±)： ±5V
電流 - 電源： 58mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 72-LFCSP-VQ（10x10）
包裝： 托盤
ADV3228/ADV3229
Rev. 0 | Page 5 of 24
TIMING CHARACTERISTICS (SERIAL)
Table 2.
Parameter
Symbol
Min
Typ
Max
Unit
Serial Data Setup Time
t1
10
ns
CLK Pulse Width
t2
10
ns
Serial Data Hold Time
t3
10
ns
CLK Pulse Separation, Serial Mode
t4
10
ns
CLK to UPDATE Delay
t5
10
ns
UPDATE Pulse Width
t6
10
ns
CLK to DATAOUT Valid, Serial Mode
t7
50
ns
Propagation Delay, UPDATE to Switch On or Off
20
ns
Data Load Time, CLK = 5 MHz, Serial Mode
8
μs
CLK, UPDATE Rise and Fall Times
50
ns
RESET Time
30
ns
Timing Diagram—Serial Mode
LOAD DATA INTO
SERIAL REGISTER
ON FALLING EDGE
1
0
1
0
DATAIN
CLK
1 = LATCHED
0 = TRANSPARENT
DATAOUT
OUT07 (D3)
OUT07 (RESERVED)
OUT00 (D0)
TRANSFER DATA FROM SERIAL
REGISTER TO PARALLEL
LATCHES DURING LOW LEVEL
t7
t1
t3
t6
t2
t4
t5
UPDATE
09
31
8-
0
02
Figure 2. Timing Diagram, Serial Mode
LOGIC LEVELS
Table 3. Logic Levels
VIH
VIL
VOH
VOL
IIH
IIL
IIH
IIL
IOH
IOL
RESET,
SER/PAR, CLK,
DATA IN, CE,
UPDATE
RESET,
SER/PAR, CLK,
DATA IN, CE,
UPDATE
DATA OUT
SER/PAR,
CLK, DATA IN,
CE, UPDATE
SER/PAR,
CLK, DATA IN,
CE, UPDATE
RESET
DATA OUT
2.0 V min
0.8 V max
2.4 V min
0.4 V max
2 μA max
300 μA max
3 mA min
1 mA min
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