參數(shù)資料
型號(hào)： ADV202BBCZ-150
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 29/40頁(yè)
文件大?。?/td> 0K
描述： IC VIDEO CODEC JPEG2000 144CSBGA
標(biāo)準(zhǔn)包裝： 1
類型： JPEG2000 視頻編解碼器
分辨率（位）： 16 b
三角積分調(diào)變： 無(wú)
電壓 - 電源，模擬： 1.5V，3.3V
電壓 - 電源，數(shù)字： 1.5V，3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 144-CSPBGA（13x13）
包裝： 托盤
Data Sheet
ADV202
Rev. D | Page 35 of 40
DECODE—MULTICHIP MASTER/SLAVE
In a master/slave configuration, it is expected that the master HVF
outputs are connected to the slave HVF inputs and that each
SCOMM[5] pin is connected to the same GPIO on the host.
In a slave/slave configuration, the common HVF for both
ADV202s is generated by an external house sync, and each
SCOMM[5] is connected to the same GPIO output on the host.
SWIRQ1, Software Interrupt 1 in the EIRQIE register, must be
unmasked on both devices to enable multichip mode.
04723-
003
DATA[31:0]
HDATA[31:0]
ADDR[3:0]
CS
RD
WR
WE
ACK
IRQ
CS
RD
WR
ACK
IRQ
DREQ
DACK
IRQ
DREQ
FIELD
VSYNC
HSYNC
DACK
G I/O
SCOMM[5]
VCLK
1080i
VIDEO OUT
MCLK
VDATA[11:2]
32-BIT HOST CPU
10-BIT SD/HD
VIDEO
ENCODER
ADV202
_1_MASTER
SCOMM[5]
HDATA[31:0]
ADDR[3:0]
CS
RD
WE
ACK
IRQ
FIELD
VSYNC
HSYNC
DREQ
DACK
VCLK
MCLK
VDATA[11:2]
ADV202
CLKIN
Y[9:0]
C[9:0]
CbCr
Y
74.25MHz
OSC
Figure 25. Decode—Multichip Master/Slave Application
DIGITAL STILL CAMERA/CAMCORDER
Figure 26 is a typical configuration for a digital camera or camcorder.
04723-
004
D[9:0]
10
DATA INPUTS[9:0]
MCLK
VCLK
VFRM
VRDY
VSTRB
VDATA[15:6]
SDATA
SERIAL DATA
SCK
SERIAL CLK
SL
SERIAL EN
AD9843A
FPGA
16-BIT
HOST CPU
ADV202
DATA[15:0]
HDATA[15:0]
ADDR[3:0]
CS
RD
WE
ACK
IRQ
Figure 26. Digital Still Camera/Camcorder Encode Application for 10-Bit Pixel Data Using Raw Pixel Mode
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PDF描述
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