參數(shù)資料
型號： ADUC7036BCPZ-RL
廠商： Analog Devices Inc
文件頁數(shù)： 35/132頁
文件大?。?/td> 0K
描述： IC SENSOR AUTO 96K FLASH 48LFCSP
標準包裝： 2,500
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 20.48MHz
連通性： LIN，SPI，UART/USART
外圍設(shè)備： PSM，溫度傳感器，WDT
輸入/輸出數(shù)： 9
程序存儲器容量： 96KB（48K x 16）
程序存儲器類型： 閃存
RAM 容量： 1.5K x 32
電壓 - 電源 (Vcc/Vdd)： 3.5 V ~ 18 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 2x16b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 115°C
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
包裝： 帶卷 (TR)
ADuC7036
Rev. C | Page 13 of 132
Table 5. SPI Slave Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
t
SS
SS to SCLK edge
0.5 tSL
ns
tSL
(SPIDIV + 1) × tHCLK
ns
tSH
(SPIDIV + 1) × tHCLK
ns
tDAV
(3 × tUCLK) + (2 × tHCLK)
ns
tDSU
0
ns
tDHD
4 × tUCLK
ns
tDF
3.5
ns
tDR
3.5
ns
tSR
3.5
ns
tSF
3.5
ns
tDOCS
(3 × tUCLK) + (2 × tHCLK)
ns
tSFS
SS high after SCLK edge
0.5 tSL
ns
1 tHCLK depends on the clock divider (CD) bits in the POWCON MMR. tHCLK = tUCLK/2CD.
2 tUCLK = 48.8 ns. It corresponds to the 20.48 MHz internal clock from the PLL before the clock divider.
SCLK
(POLARITY = 0)
SS
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
tSFS
MOSI
MSB IN
BITS[6:1]
LSB IN
tDSU
tDHD
tDAV
MISO
LSB
BITS[6:1]
MSB
tDF
tDR
tDOCS
tSS
07
47
4-
00
5
Figure 5. SPI Slave Mode Timing—Phase Mode = 0
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PDF描述
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