參數(shù)資料
型號： ADSP-BF536BBC-3A
廠商： Analog Devices Inc
文件頁數(shù)： 42/68頁
文件大小： 0K
描述： IC DSP CTLR 16BIT 182CSPBGA
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，SPI，SSP，TWI，UART
時(shí)鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 100kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 182-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 182-CSPBGA（12x12）
包裝： 托盤
Rev. J
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February 2014
10/100 Ethernet MAC Controller Timing
describe the 10/100 Ethernet MAC controller operations. This
feature is only available on the ADSP-BF536 and ADSP-BF537
processors.
Table 40. 10/100 Ethernet MAC Controller Timing: MII Receive Signal
Parameter1
Min
Max
Unit
fERXCLK
ERxCLK Frequency (fSCLK = SCLK Frequency)
None
25 + 1%
fSCLK + 1%
MHz
tERXCLKW
ERxCLK Width (tERxCLK = ERxCLK Period)
tERxCLK × 35%
tERxCLK × 65%
ns
tERXCLKIS
Rx Input Valid to ERxCLK Rising Edge (Data In Setup)
7.5
ns
tERXCLKIH
ERxCLK Rising Edge to Rx Input Invalid (Data In Hold)
7.5
ns
1 MII inputs synchronous to ERxCLK are ERxD3–0, ERxDV, and ERxER.
Table 41. 10/100 Ethernet MAC Controller Timing: MII Transmit Signal
Parameter1
Min
Max
Unit
fETXCLK
ETxCLK Frequency (fSCLK = SCLK Frequency)
None
25 + 1%
fSCLK + 1%
MHz
tETXCLKW
ETxCLK Width (tETXCLK = ETxCLK Period)
tETxCLK × 35%
tETxCLK × 65%
ns
tETXCLKOV
ETxCLK Rising Edge to Tx Output Valid (Data Out Valid)
20
ns
tETXCLKOH
ETxCLK Rising Edge to Tx Output Invalid (Data Out Hold)
0
ns
1 MII outputs synchronous to ETxCLK are ETxD3–0.
Table 42. 10/100 Ethernet MAC Controller Timing: RMII Receive Signal
Parameter
1
Min
Max
Unit
fREFCLK
REF_CLK Frequency (fSCLK = SCLK Frequency)
None
50 + 1%
2 × fSCLK + 1%
MHz
tREFCLKW
REF_CLK Width (tREFCLK = REFCLK Period)
tREFCLK × 35%
tREFCLK × 65%
ns
tREFCLKIS
Rx Input Valid to RMII REF_CLK Rising Edge (Data In Setup)
4
ns
tREFCLKIH
RMII REF_CLK Rising Edge to Rx Input Invalid (Data In Hold)
2
ns
1 RMII inputs synchronous to RMII REF_CLK are ERxD1–0, RMII CRS_DV, and ERxER.
Table 43. 10/100 Ethernet MAC Controller Timing: RMII Transmit Signal
Parameter
1
Min
Max
Unit
tREFCLKOV
RMII REF_CLK Rising Edge to Tx Output Valid (Data Out Valid)
7.5
ns
tREFCLKOH
RMII REF_CLK Rising Edge to Tx Output Invalid (Data Out Hold)
2
ns
1 RMII outputs synchronous to RMII REF_CLK are ETxD1–0.
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PDF描述
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參數(shù)描述
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