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參數(shù)資料
| 型號(hào)： | ADSP-BF534BBC-4A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 43/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CTLR 16BIT 182CSPBGA |
| 產(chǎn)品培訓(xùn)模塊： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點(diǎn) |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 時(shí)鐘速率： | 400MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 132kB |
| 電壓 - 輸入/輸出： | 2.50V，3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 182-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 182-CSPBGA（12x12） |
| 包裝： | 托盤 |
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Rev. J
|
Page 48 of 68
|
February 2014
Table 44. 10/100 Ethernet MAC Controller Timing: MII/RMII Asynchronous Signal
Parameter
1, 2
Min
Max
Unit
tECOLH
COL Pulse Width High
tETxCLK × 1.5
tERxCLK × 1.5
ns
tECOLL
COL Pulse Width Low
tETxCLK × 1.5
tERxCLK × 1.5
ns
tECRSH
CRS Pulse Width High
tETxCLK × 1.5
ns
tECRSL
CRS Pulse Width Low
tETxCLK × 1.5
ns
1 MII/RMII asynchronous signals are COL, CRS. These signals are applicable in both MII and RMII modes. The asynchronous COL input is synchronized separately to both
the ETxCLK and the ERxCLK, and must have a minimum pulse width high or low at least 1.5 times the period of the slower of the two clocks.
2 The asynchronous CRS input is synchronized to the ETxCLK, and must have a minimum pulse width high or low at least 1.5 times the period of ETxCLK.
Table 45. 10/100 Ethernet MAC Controller Timing: MII Station Management
Parameter
1
Min
Max
Unit
tMDIOS
MDIO Input Valid to MDC Rising Edge (Setup)
10
ns
tMDCIH
MDC Rising Edge to MDIO Input Invalid (Hold)
10
ns
tMDCOV
MDC Falling Edge to MDIO Output Valid
25
ns
tMDCOH
MDC Falling Edge to MDIO Output Invalid (Hold)
–1
ns
1 MDC/MDIO is a 2-wire serial bidirectional port for controlling one or more external PHYs. MDC is an output clock whose minimum period is programmable as a multiple
of the system clock SCLK. MDIO is a bidirectional data line.
Figure 30. 10/100 Ethernet MAC Controller Timing: MII Receive Signal
Figure 31. 10/100 Ethernet MAC Controller Timing: MII Transmit Signal
tERXCLKIS tERXCLKIH
ERxD3–0
ERxDV
ERxER
ERx_CLK
tERXCLKW
tERXCLK
tETXCLKOH
ETxD3–0
ETxEN
MIITxCLK
tETXCLK
tETXCLKOV
tETXCLKW
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PDF描述 |
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參數(shù)描述 |
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