t
參數(shù)資料
型號： ADSP-2171BSTZ-133
廠商： Analog Devices Inc
文件頁數(shù)： 29/52頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 128TQFP
產(chǎn)品變化通告： Product Discontinuance 27/Oct/2011
Mold Change 11/Jul/2012
標準包裝： 1
系列： ADSP-21xx
類型： 定點
接口： 主機接口，串行端口
時鐘速率： 33MHz
非易失內(nèi)存： 外部
芯片上RAM： 10kB
電壓 - 輸入/輸出： 5.00V
電壓 - 核心： 5.00V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-TQFP（14x20）
包裝： 托盤
ADSP-2171/ADSP-2172/ADSP-2173
REV. A
–35–
ADSP-2173
Parameter
Min
Max
Unit
Bus Request/Grant
Timing Requirement:
tBH
BR
Hold after CLKOUT High
1
0.25tCK + 2
ns
tBS
BR
Setup before CLKOUT Low
1
0.25tCK + 22
ns
Switching Characteristic:
tSD
CLKOUT High to DMS, PMS, BMS,
0.25tCK + 16
ns
RD
, WR Disable
tSDB
DMS
, PMS, BMS, RD, WR
Disable to BG Low
0
ns
tSE
BG
High to DMS, PMS, BMS,
RD
, WR Enable
0
ns
tSEC
DMS
, PMS, BMS, RD, WR
Enable to CLKOUT High
0.25tCK – 10
ns
tSDBH
DMS
, PMS, BMS, RD, WR
Disable to BGH Low
2
0ns
tSEH
BGH
High to DMS, PMS, BMS,
RD
, WR Enable
2
0ns
NOTES
1BR is an asynchronous signal. If BR meets the setup/hold requirements, it will be recognized during the current clock cycle; otherwise the signal will be recognized
on the following cycle. Refer to the ADSP-2100 Family User’s Manual for BR/BG cycle relationships.
2BGH is asserted when the bus is granted and the processor requires control of the bus to continue.
t
BS
BR
t
BH
CLKOUT
PMS, DMS
BMS, RD
WR
BG
CLKOUT
t
SD
t
SDB
t
SE
t
SEC
tSDBH
BGH
tSEH
Figure 26. Bus Request–Bus Grant
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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