參數(shù)資料
型號： ADSP-21161NKCA-100
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： DSP Microcomputer
中文描述： 48-BIT, 27.5 MHz, OTHER DSP, PBGA225
封裝： 17 X 17 MM, MO-192AAF-2, BGA-225
文件頁數(shù)： 29/60頁
文件大?。?/td> 1019K
代理商： ADSP-21161NKCA-100
–29–
REV. A
ADSP-21161N
Synchronous Read/Write – Bus Master
Use these specifications for interfacing to external memory
systems that require CLKIN, relative to timing or for accessing
a slave ADSP-21161N (in multiprocessor memory space). When
accessing a slave ADSP-21161N, these switching characteristics
must meet the slave's timing requirements for synchronous
read/writes (see
Synchronous Read/Write – Bus Slave on
Page 30
). The slave ADSP-21161N must also meet these (bus
master) timing requirements for data and acknowledge setup and
hold times.
Table 17. Synchronous Read/Write – Bus Master
Parameter
Timing Requirements
t
SSDATI
t
HSDATI
t
SACKC
t
HACKC
Min
Max
Unit
Data Setup Before CLKIN
Data Hold After CLKIN
ACK Setup Before CLKIN
ACK Hold After CLKIN
5.5
1
0.5t
CCLK
+3
1
ns
ns
ns
ns
Switching Characteristics
t
DADDO
t
HADDO
t
DRDO
t
DWRO
t
DRWL
t
DDATO
t
HDATO
Address,
MSx
,
BMS
, BRST, Delay After CLKIN
Address,
MSx
,
BMS
, BRST, Hold After CLKIN
RD
High Delay After CLKIN
WR
High Delay After CLKIN
RD
/
WR
Low Delay After CLKIN
Data Delay After CLKIN
Data Hold After CLKIN
10
ns
ns
ns
ns
ns
ns
ns
1.5
0.25t
CCLK
–1
0.25t
CCLK
–1
0.25t
CCLK
–1
0.25t
CCLK
+9
0.25t
CCLK
+9
0.25t
CCLK
+9
12.5
1.5
Figure 22. Synchronous Read/Write – Bus Master
CLKIN
ACK
(IN)
DATA (OUT)
DATA
(IN)
WRITE CYCLE
READ CYCLE
t
DRWL
t
HSDATI
t
SSDATI
t
DRDO
t
DWRO
t
HDATO
t
DDATO
t
DRWL
t
SACKC
t
HACKC
t
HADDO
t
DADDO
ADDRESS
MSx
,
BRST
RD
WR
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