參數(shù)資料
型號(hào)： ADSP-21161NCCAZ100
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 32/60頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 225MBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 225-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 225-CSPBGA（17x17）
包裝： 托盤(pán)
其它名稱： ADSP21161NCCAZ100
Rev. C
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January 2013
Three-State Timing — Bus Master, Bus Slave
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the SBTS pin. This timing is applicable to bus master transi-
tion cycles (BTC) and host transition cycles (HTC) as well as the
SBTS pin.
During reset, the DSP will not respond to SBTS, HBR, and MMS
accesses. Although the DSP will recognize HBR asserted before
reset, a HBG will not be returned by the DSP until after reset is
deasserted and the DSP completes bus synchronization.
Table 24. Three-State Timing — Bus Master, Bus Slave
Parameter
Min
Max
Unit
Timing Requirements
tSTSCK
SBTS Setup Before CLKIN
6
ns
tHTSCK
SBTS Hold After CLKIN
2
ns
Switching Characteristics
tMIENA
Address/Select Enable After CLKIN High
1.5
9
ns
tMIENS
Strobes Enable After CLKIN High1
–1.5
+9
ns
tMIENHG
HBG Enable After CLKIN
1.5
9
ns
tMITRA
Address/Select Disable After CLKIN High
0.5tCKOP–20
0.5tCKOP–15
ns
tMITRS
Strobes Disable After CLKIN High
tCKOP–0.25tCCLK–17
tCKOP–0.25tCCLK–12.5
ns
tMITRHG
HBG Disable After CLKIN
0.5tCKOP+NtCCLK–20
0.5tCKOP+NtCCLK–15
ns
tDATEN
Data Enable After CLKIN
1.5
10
ns
tDATTR
Data Disable After CLKIN3
1.5
6
ns
tACKEN
ACK Enable After CLKIN High
1.5
9
ns
tACKTR
ACK Disable After CLKIN High
0.2
5
ns
tCDCEN
CLKOUT Enable After CLKIN
0.5tCKOP+NtCCLK
0.5tCKOP+NtCCLK+5
ns
tCDCTR
CLKOUT Disable After CLKIN
tCKOP–5
tCKOP
ns
tATRHBG
Address/Select Disable Before HBG Low
1.5tCKOP–6
1.5tCKOP+2
ns
tSTRHBG
RD/WR/DMAGx Disable Before HBG Low
tCKOP+0.25tCCLK–4
tCKOP+0.25tCCLK+3
ns
tBTRHBG
BMS Disable Before HBG Low4
0.5tCKOP–4
0.5tCKOP+2
ns
tMENHBG
Memory Interface Enable After HBG High4
tCKOP–5
tCKOP+5
ns
1 Strobes = RD, WR, DMAGx.
2 Where N = 0.5, 1.0, 1.5 for 1:2, 1:3, and 1:4, respectively.
3 In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
4 Memory Interface = Address, RD, WR, MSx, DMAGx, and BMS (in EPROM boot mode). BMS is only an output in EPROM boot mode.
相關(guān)PDF資料
PDF描述
VE-B1V-CV-F1 CONVERTER MOD DC/DC 5.8V 150W
THJD107M010RJN CAP TANT 100UF 10V 20% 2917
VI-2NZ-CY-F3 CONVERTER MOD DC/DC 2V 20W
2300973 CONN 37POS D-SUB W/SCREW
1130-681K-RC CHOKE RF HI CURR 680UH 10% RAD
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參數(shù)描述
ADSP-21161NKCA-100 功能描述:IC DSP CONTROLLER 32BIT 225MBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤(pán)
ADSP-21161NKCA-100Z 制造商:Analog Devices 功能描述:
ADSP-21161NKCAZ100 功能描述:IC DSP CONTROLLER 32BIT 225MBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤(pán)
ADSP-21161NYCAZ110 功能描述:IC DSP CONTROLLER 32BIT 225BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤(pán)
ADSP-21261 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Embedded Processor
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