參數(shù)資料
型號(hào)： ADSP-21061KSZ-160
廠商： Analog Devices Inc
文件頁數(shù)： 14/52頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 1MBIT 240MQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 同步串行端口（SSP）
時(shí)鐘速率： 40MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 5.00V
電壓 - 核心： 5.00V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 240-BFQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 240-MQFP-EP（32x32）
包裝： 托盤
Rev. D | Page 21 of 52 | May 2013
Clock Input
Reset
Table 7. Clock Input
Parameter
ADSP-21061
50 MHz, 5 V
ADSP-21061L
44 MHz, 3.3 V
ADSP-21061/
ADSP-21061L
40 MHz,
5 V and 3.3 V
ADSP-21061
33 MHz, 5 V
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Timing Requirements
tCK
CLKIN Period
20
100
22.5
100
25
100
30
100
ns
tCKL
CLKIN Width Low
7777ns
tCKH
CLKIN Width High
5555ns
tCKRF
CLKIN Rise/Fall (0.4 V to 2.0 V)
3
ns
Figure 9. Clock Input
CLKIN
tCKH
tCKL
tCK
Table 8. Reset
5 V and 3.3 V
Unit
Parameter
Min
Max
Timing Requirements
tWRST
RESET Pulse Width Low1
4tCK
ns
tSRST
RESET Setup Before CLKIN High2
14 + DT/2
tCK
ns
1 Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 100 μs while RESET is low, assuming stable
VDD and CLKIN (not including startup time of external clock oscillator).
2 Only required if multiple ADSP-21061s must come out of reset synchronous to CLKIN with program counters (PC) equal. Not required for multiple ADSP-21061s commu-
nicating over the shared bus (through the external port), because the bus arbitration logic automatically synchronizes itself after reset.
Figure 10. Reset
CLKIN
RESET
tWRST
tSRST
相關(guān)PDF資料
PDF描述
EBM08DRKF CONN EDGECARD 16POS DIP .156 SLD
TAJC227M006SNJ CAP TANT 220UF 6.3V 20% 2312
MC78M05CT IC REG LDO 5V .5A TO-220
ADSP-21061LASZ-176 IC DSP CONTROLLER 32BIT 240MQFP
EBM24DCSN CONN EDGECARD 48POS DIP .156 SLD
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參數(shù)描述
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ADSP-21061L 制造商:Analog Devices 功能描述:
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