參數(shù)資料
型號(hào)： ADS1271IPWR
元件分類： ADC
英文描述： 24 BIT WIDE BANDWIDTH ANALOG TO DIGITAL CONVERTER
中文描述： 24位寬帶模數(shù)轉(zhuǎn)換器
文件頁(yè)數(shù)： 6/29頁(yè)
文件大?。?/td> 381K
代理商： ADS1271IPWR
SBAS306A NOVEMBER 2004 REVISED DECEMBER 2004
www.ti.com
6
TIMING CHARACTERISTICS: SPI FORMAT
CLK
t
CPW
t
CLK
t
CPW
t
SD
t
S
t
DIST
t
DOHD
t
SPW
Bit 23 (MSB)
Bit 22
Bit 21
t
SPW
t
DOPD
t
CD
t
DS
t
DDO
t
DIHD
t
CONV
DRDY
SCLK
DOUT
DIN
TIMING REQUIREMENTS: SPI FORMAT
For TA = 40
°
C to +105
°
C and DVDD = 1.65V to 3.6V.
SYMBOL
PARAMETER
tCLK
CLK period (1/fCLK)
tCPW
CLK positive or negative pulse width
MIN
37
TYP
MAX
1000
UNIT
ns
15
ns
High-Speed mode
256
CLK periods
tCONV
Conversion period (1/fDATA)
High-Resolution mode
512
CLK periods
Low-Power mode
512
CLK periods
tCD(1)
tDS(1)
tDDO(1)
tSD(1)
tS
tSPW
tDOHD(1)
tDOPD(1)
tDIST
tDIHD
(1)Load on DRDY and DOUT = 20pF.
Falling edge of CLK to falling edge of DRDY
8
ns
Falling edge of DRDY to rising edge of first SCLK to retrieve data
5
ns
Valid DOUT to falling edge of DRDY
0
ns
Falling edge of SCLK to rising edge of DRDY
8
ns
SCLK period
tCLK
ns
SCLK positive or negative pulse width
12
ns
SCLK falling edge to old DOUT invalid (hold time)
5
ns
SCLK falling edge to new DOUT valid (propagation delay)
12
ns
New DIN valid to falling edge of SCLK (setup time)
6
ns
Old DIN valid to falling edge of SCLK (hold time)
6
ns
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PDF描述
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參數(shù)描述
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