參數(shù)資料
型號： ADS1256
英文描述： Very Low Noise, 24-Bit Analog-to-Digital Converter
中文描述： 極低噪聲，24位模擬數(shù)字轉(zhuǎn)換器
文件頁數(shù)： 6/39頁
文件大小： 427K
代理商： ADS1256
SBAS288D JUNE 2003 REVISED AUGUST 2004
www.ti.com
6
PARAMETER MEASUREMENT INFORMATION
SCLK
CS
DIN
DOUT
t
1
t
3
t
2H
t
4
t
5
t
2L
t
6
t
9
t
8
t
7
t
11
t
10
Figure 1. Serial Interface Timing
TIMING CHARACTERISTICS FOR FIGURE 1
SYMBOL
DESCRIPTION
MIN
MAX
UNIT
τ
CLKIN(1)
τ
DATA(2)
ns
t1
SCLK period
4
10
t2H
SCLK pulse width: high
200
9
τ
DATA
ns
t2L
SCLK pulse width: low
200
t3
CS low to first SCLK: setup time(3)
0
ns
t4
Valid DIN to SCLK falling edge: setup time
50
ns
t5
Valid DIN to SCLK falling edge: hold time
50
ns
t6
Delay from last SCLK edge for DIN to first SCLK rising edge for DOUT: RDATA, RDATAC,
RREG Commands
SCLK rising edge to valid new DOUT: propagation delay(4)
50
τ
CLKIN
t7
50
ns
t8
SCLK rising edge to DOUT invalid: hold time
0
ns
t9
Last SCLK falling edge to DOUT high impedance
NOTE: DOUT goes high impedance immediately when CS goes high
6
10
τ
CLKIN
t10
CS low after final SCLK falling edge
0
ns
RREG, WREG, RDATA
4
τ
CLKIN
τ
CLKIN
t11
Final SCLK falling edge of command to first SCLK
rising edge of next command.
RDATAC, RESET, SYNC
24
RDATAC, STANDBY, SELFOCAL, SY-
SOCAL, SELFGCAL,
SYSGCAL, SELFCAL
Wait for DRDY to go low
(1)
τ
CLKIN = master clock period = 1/fCLKIN.
(2)
τ
DATA = output data period 1/fDATA.
(3)CS can be tied low.
(4)DOUT load = 20pF
100k
to DGND.
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