參數(shù)資料
型號(hào): ADAV801ASTZ-REEL
廠商: Analog Devices Inc
文件頁(yè)數(shù): 48/60頁(yè)
文件大?。?/td> 0K
描述: IC CODEC AUDIO R-DVD 3.3V 64LQFP
標(biāo)準(zhǔn)包裝: 1,500
類(lèi)型: 音頻編解碼器
數(shù)據(jù)接口: 串行
分辨率(位): 24 b
ADC / DAC 數(shù)量: 2 / 2
三角積分調(diào)變: 無(wú)
動(dòng)態(tài)范圍,標(biāo)準(zhǔn) ADC / DAC (db): 102 / 101
電壓 - 電源,模擬: 3 V ~ 3.6 V
電壓 - 電源,數(shù)字: 3 V ~ 3.6 V
工作溫度: -40°C ~ 85°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-LQFP(10x10)
包裝: 帶卷 (TR)
配用: EVAL-ADAV801EBZ-ND - BOARD EVALUATION FOR ADAV801
ADAV801
Rev. A | Page 52 of 60
PLL Control Register 1—Address 1110100 (0x74)
Table 128. PLL Control Register 1 Bit Map
7
6
5
4
3
2
1
0
DIRIN_CLK1
DIRIN_CLK0
MCLKODIV
PLLDIV
PLL2PD
PLL1PD
XTLPD
SYSCLK3
Table 129. PLL Control Register 1 Bit Descriptions
Bit Name
Description
DIRIN_CLK[1:0]
Recovered S/PDIF clock sent to SYSCLK3.
00 = SYSCLK3 comes from PLL block.
01 = Reserved.
10 = Reserved.
11 = SYSCLK3 is the recovered S/PDIF clock from DIRIN.
MCLKODIV
Divide input MCLK by 2 to generate MCLKO.
0 = Disabled.
1 = Enabled.
PLLDIV
Divide XIN by 2 to generate the PLL master clock.
0 = Disabled.
1 = Enabled.
PLL2PD
Power-down PLL2.
0 = Normal.
1 = Power-down.
PLL1PD
Power-down PLL1.
0 = Normal.
1 = Power-down.
XTLPD
Power-down XTAL oscillator.
0 = Normal.
1 = Power-down.
SYSCLK3
Clock output for SYSCLK3.
0 = 512 × fS.
1 = 256 × fS.
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