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參數(shù)資料
| 型號： | ADAU1381BCPZ-RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 72/84頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC AUDIO CODEC STEREO LN 32LFCSP |
| 標準包裝： | 1,500 |
| 類型： | 立體聲音頻 |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 分辨率（位）： | 24 b |
| ADC / DAC 數(shù)量： | 2 / 2 |
| 三角積分調(diào)變： | 無 |
| S/N 比，標準 ADC / DAC (db)： | 97 / 100 |
| 動態(tài)范圍，標準 ADC / DAC (db)： | 96.5 / 100 |
| 電壓 - 電源，模擬： | 1.8 V ~ 3.65 V |
| 電壓 - 電源，數(shù)字： | 1.63 V ~ 3.65 V |
| 工作溫度： | -25°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 32-LFCSP-VQ |
| 包裝： | 帶卷 (TR) |
| 配用： | EVAL-ADAU1381Z-ND - BOARD EVALUATION FOR ADAU1381 |
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ADAU1381
Rev. B | Page 74 of 84
Register 16432 (0x4030), Communication Port Pad
Control 1
Bit 3, CDATA Pin Drive Strength
This bit sets the drive strength of the CDATA pin. Low mode yields
2 mA when IOVDD = 3.3 V, or 0.75 mA when IOVDD = 1.8 V.
High mode yields 4 mA when IOVDD = 3.3 V, or 1.5 mA when
IOVDD = 1.8 V.
Bit 2, CLATCH Pin Drive Strength
This bit sets the drive strength of the CLATCH pin. Low mode
yields 2 mA when IOVDD = 3.3 V, or 0.75 mA when IOVDD =
1.8 V. High mode yields 4 mA when IOVDD = 3.3 V, or 1.5 mA
when IOVDD = 1.8 V.
Bit 1, SCL/CCLK Pin Drive Strength
This bit sets the drive strength of the SCL/CCLK pin. Low mode
yields 2 mA when IOVDD = 3.3 V, or 0.75 mA when IOVDD =
1.8 V. High mode yields 4 mA when IOVDD = 3.3 V, or 1.5 mA
when IOVDD = 1.8 V.
Bit 0, SDA/COUT Pin Drive Strength
This bit sets the drive strength of the SDA/COUT pin. Low mode
yields 2 mA when IOVDD = 3.3 V, or 0.75 mA when IOVDD =
1.8 V. High mode yields 4 mA when IOVDD = 3.3 V, or 1.5 mA
when IOVDD = 1.8 V.
Table 62. Communication Port Pad Control 1 Register
Bits
Description
Default
[7:4]
Reserved
3
CDATA pin drive strength
0
0: low
1: high
2
CLATCH pin drive strength
0
0: low
1: high
1
SCL/CCLK pin drive strength
0
0: low
1: high
0
SDA/COUT pin drive strength
0
0: low
1: high
相關PDF資料 |
PDF描述 |
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