參數(shù)資料
型號： ADAU1373BCBZ-R7
廠商： Analog Devices Inc
文件頁數(shù)： 238/296頁
文件大?。?/td> 0K
描述： IC CODEC LP W/HDPH AMP 81WLSCP
標準包裝： 1
類型： 音頻編解碼器
數(shù)據(jù)接口： I²C，串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 1 / 2
三角積分調(diào)變： 是
S/N 比，標準 ADC / DAC (db)： 96 / 96
動態(tài)范圍，標準 ADC / DAC (db)： 96 / 96
電壓 - 電源，模擬： 1.62 V ~ 1.98 V
電壓 - 電源，數(shù)字： 1.08 V ~ 1.98 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 81-UFBGA，WLCSP
供應商設(shè)備封裝： 81-WLCSP（4.05x3.82）
包裝： 標準包裝
其它名稱： ADAU1373BCBZ-R7DKR
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁當前第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁
ADAU1373
Rev. 0 | Page 46 of 296
The PLL block consists of a digital PLL (DPLL), followed by an
analog PLL (APLL) with multiplexer. This architecture allows
flexibility in providing the clock to the ADAU1373. The DPLL
can accept clock rates from 8 kHz to 8 MHz and outputs clock
frequencies from 8 MHz to 27 MHz. The APLL can accept the
clock output from the DPLL and provide further fine resolution
to generate the clocks for internal blocks. If the input clock is
greater than 8 MHz, the DPLL can be powered down to save
power. In such a case, the external clock can be sent directly to
the APLL. See Figure 93 for a diagram of clock distribution
inside the ADAU1373.
÷N
EXTERNAL CLOCK > 8MHz
BCLKA
BCLKB
BCLKC
MCLK1
LRCLKA
LRCLKB
LRCLKC
GPIO1
GPIO2
GPIO3
GPIO4
MCLK2
DPLLB_REF_SEL
DPLLB_NDIV
1....1024
IN 11 STEPS
8kHz TO 8MHz
REG. 0x2F DPLLB_CTRL
DPLLB
DPLLB_CLK_OUT
DPLLB LOCK
INDICATOR
÷ X
× (R + N/M)
REG. 0x30 THROUGH REG. 0x35 PLLB CONTROL REGISTER
EXTERNAL CLOCK
(1024 × 48kHz)/(1024 × 44.1kHz)
PLLB BYPASS
PLL
X = 1 TO 4
X = 1 DEFAULT
R = 0 TO 15
M AND N 16-BIT BINARY NUMBER
R = 2 DEFAULT
M = 253 DEFAULT
N = 0 DEFAULT
APLLB CLOCK OUT
FS_A_EXT
ASRCA
DSP
DIGITAL
AUDIO
INTERFACE A
ADC/
DMIC1_DOUT
DECIMATOR
DMIC2_DOUT
ADC/
DMIC1
ADC
64 × fS
DAC1
DAC2
DIGITAL MIC 2 INPUT
DAC1_PB
FDSP_CH0_DOUT
MCLK2_OUT
AIFCLK_A
AIFCLK_B
÷ (P + 1)
5-BIT DIVIDER
P = 0 TO 31
÷1 TO 32
48kHz × 256
44.1kHz × 256
32kHz × 256
CLK2 OUT
×1024
÷N
EXTERNAL CLOCK > 8MHz
BCLKA
BCLKB
BCLKC
MCLK1
LRCLKA
LRCLKB
LRCLKC
GPIO1
GPIO2
GPIO3
GPIO4
MCLK2
DPLLA_REF_SEL
DPLLA_NDIV
1....1024
IN 11 STEPS
8kHz TO 8MHz
REG. 0x28 DPLLA_CTRL
DPLLA
PLLB
PLLA
DPLLA_CLK_OUT
DPLLA LOCK
INDICATOR
fINA
÷ X
× (R + N/M)
REG. 0x29 THROUGH REG. 0x2E PLLA CONTROL REGISTER
EXTERNAL CLOCK
(1024 × 48kHz)/(1024 × 44.1kHz)
PLLA BYPASS
CORE CLOCK ENABLE
PLL
X = 1 TO 4
X = 1 DEFAULT
R = 0 TO 15
M AND N 16-BIT BINARY NUMBER
R = 2 DEFAULT
M = 253 DEFAULT
N = 0 DEFAULT
APLLA CLOCK OUT
ANALOG PLLA
ANALOG PLLB
CLK1SDIV
ADC CLK/
DAC1/2 CLK
MCLK1 OUT
AIFCLKB
÷ (J + 1)
3-BIT DIVIDER
J = 0 TO 7
÷1 TO 8
÷ 2
÷ (P + 1)
5-BIT DIVIDER
P = 0 TO 31
÷1 TO 32
INT CLK/
DEC CLK/
FDSP CLK
ASRC CLK/
AIFCLKA
MCLK1DIV
CLK1_SOURCE_DIV (REG. 0x40)
CLK1ODIV
CLK1_OUTPUT_DIV (REG. 0x41)
CLK2ODIV
CLK2_OUTPUT_DIV (REG. 0x43)
128 ×
fs
128 ×
fs
256 ×
fs
÷ (K + 1)
3-BIT DIVIDER
K = 0 TO 7
÷1 TO 8
32kHz × 256
44.1kHz × 256
48kHz × 256
256 ×
fs
CLK2SDIV
÷ (J + 1)
3-BIT DIVIDER
J = 0 TO 7
÷1 TO 8
MCLK2DIV
CLK2_SOURCE_DIV (REG. 0x42)
÷ (K + 1)
3-BIT DIVIDER
K = 0 TO 7
÷1 TO 8
CLK1 OUT
×1024
DMIC_CLK
DIGITAL MIC 1 INPUT
ANALOG IN MIXER
OUTPUT MIXER
DECIMATOR
DAC2_PB
AIFA_REC
AIFA_PB
AIFB_REC
AIFB_PB
AIFC_REC
AIFC_PB
FDSP_CH0_DIN
FDSP_CH1_DOUT
FDSP_CH1_DIN
FDSP_CH2_DOUT
FDSP_CH2_DIN
FDSP_CH3_DOUT
FDSP_CH3_DIN
FDSP_CH4_DOUT
FDSP_CH4_DIN
DEC_CLK (128 × fS)
FDSP_CLK (128 × fS)
ASRC_CLK (256 × fS)
MIX/MUX
BCLK_A
DOUT_A
DIN_A
FS_A_INT
BCLK_A
DOUT_A
DIN_A
FS_DSP
BCLK_DSP
DOUT_DSP
DIN_DSP
FS_B_EXT
ASRCB
DIGITAL
AUDIO
INTERFACE B
AIFCLK_A
AIFCLK_B
BCLK_B
DOUT_B
DIN_B
FS_B_INT
BCLK_B
DOUT_B
DIN_B
FS_DSP
BCLK_DSP
DOUT_DSP
DIN_DSP
FS_C_EXT
ASRCC
DIGITAL
AUDIO
INTERFACE C
AIFCLK A
AIFCLK B
(256 × fS)
BCLK_C
DOUT_C
DIN_C
FS_C_INT
BCLK_C
DOUT_C
DIN_C
FS_DSP
BCLK_DSP
DOUT_DSP
DIN_DSP
08
975
-01
3
fINB
Figure 93. Clock Distribution
相關(guān)PDF資料
PDF描述
VI-22K-IY-F1 CONVERTER MOD DC/DC 40V 50W
VI-22J-IY-F2 CONVERTER MOD DC/DC 36V 50W
VI-22H-IY-F3 CONVERTER MOD DC/DC 52V 50W
VI-224-IY-F4 CONVERTER MOD DC/DC 48V 50W
VI-223-IY-F2 CONVERTER MOD DC/DC 24V 50W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ADAU1373BCBZ-RL 功能描述:IC CODEC LP CLASS G HP 81WLCSP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標準包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標準 ADC / DAC (db):81.5 / 88 動態(tài)范圍，標準 ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR)
ADAU1381 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Noise Stereo Codec with Enhanced Recording and Playback Processing
ADAU1381BCBZ-RL 功能描述:IC AUDIO CODEC STEREO LN 30WLCSP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標準包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標準 ADC / DAC (db):81.5 / 88 動態(tài)范圍，標準 ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR)
ADAU1381BCBZ-RL7 功能描述:IC AUDIO CODEC STEREO LN 30WLCSP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標準包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標準 ADC / DAC (db):81.5 / 88 動態(tài)范圍，標準 ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR)
ADAU1381BCPZ 功能描述:IC AUDIO CODEC STEREO LN 32LFCSP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標準包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標準 ADC / DAC (db):81.5 / 88 動態(tài)范圍，標準 ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR)
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*