參數(shù)資料
型號： AD9943KCPZRL
廠商： Analog Devices Inc
文件頁數(shù)： 8/20頁
文件大小： 0K
描述： IC CCD SIGNAL PROCESS 32LFCSP TR
標(biāo)準(zhǔn)包裝： 5,000
類型： CCD 信號處理器，10 位
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ（5x5）
包裝： 帶卷 (TR)
AD9943/AD9944
Data Sheet
CCD MODE TIMING
Figure 14. CCD Mode Timing
Figure 15. Typical CCD Mode Line Clamp Timing
N
N + 1
N + 2
N + 9
N + 10
tOD
tS1
tID
N – 10
N – 9
N – 8
N – 1
N
NOTES
1. RECOMMENDED PLACEMENT FOR DATACLK RISING EDGE IS BETWEEN THE SHD RISING EDGE AND NEXT SHP FALLING EDGE.
2. CCD SIGNAL IS SAMPLED AT SHP AND SHD RISING EDGES.
SHP
SHD
DATACLK
OUTPUT
DATA
CCD
SIGNAL
tS2
tCP
02905-B-015
CCD
SIGNAL
EFFECTIVE PIXELS
CLPOB
OPTICAL BLACK PIXELS
HORIZONTAL
BLANKING
DUMMY PIXELS
EFFECTIVE PIXELS
PBLK
NOTES
1. CLPOB WILL OVERWRITE PBLK. PBLK WILL NOT AFFECT CLAMP OPERATION IF OVERLAPPING WITH CLPOB.
2. PBLK SIGNAL IS OPTIONAL.
3. DIGITAL OUTPUT DATA WILL BE ALL ZEROS DURING PBLK. OUTPUT DATA LATENCY IS NINE DATACLK CYCLES.
OUTPUT
DATA
EFFECTIVE PIXEL DATA
OB PIXEL DATA
DUMMY BLACK
EFFECTIVE DATA
02905-B-016
Rev. C | Page 16 of 20
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PDF描述
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