參數(shù)資料
型號： AD9785BSVZ
廠商： Analog Devices Inc
文件頁數(shù)： 29/64頁
文件大?。?/td> 0K
描述： IC DAC 12BIT 800MSPS 100TQFP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標準包裝： 1
系列： TxDAC®
位數(shù)： 12
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 模擬和數(shù)字
功率耗散（最大）： 450mW
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 托盤
輸出數(shù)目和類型： 2 電流，單極；2 電流，雙極
采樣率（每秒）： 800M
產(chǎn)品目錄頁面： 785 (CN2011-ZH PDF)
AD9785/AD9787/AD9788
Rev. A | Page 35 of 64
Setting the Frequency of DATACLK
The DATACLK signal is derived from the internal DAC sample
clock, DACCLK. The frequency of DATACLK output depends
on several programmable settings. The relationship between the
frequency of DACCLK and DATACLK is
P
IF
f
DACCLK
DATACLK
where the variables have the values shown in Table 26.
Table 26. DACCLK to DATACLK Divisor Values
Variable
Value
Address
Register
Bits
IF
Interpolation factor
0x01
[7:6]
P
0.5 (if single port is enabled)
1 (if dual port is selected)
0x01
[4]
INPUT DATA REFERENCED TO REFCLK
In some systems, it may be more convenient to use the REFCLK
input instead of the DATACLK output as the input data timing
reference. If the frequency of DACCLK is equal to the frequency
of the data input (PLL is bypassed and no interpolation is used),
the timing parameter “Data with respect to REFCLK” shown in
Table 25 applies directly without further considerations. If the
frequency of DACCLK is greater than the frequency of the data
input, a divider is used to generate the internal data sampling clock
(DCLK_SMP). This divider creates a phase ambiguity between
REFCLK and DCLK_SMP, which, in turn, causes a sampling
time uncertainty. To establish fixed setup and hold times for the
data interface, this phase ambiguity must be eliminated.
To eliminate the phase ambiguity, the SYNC_I input pins
(Pin 13 and Pin 14) must be used to synchronize the data to
a specific DCLK_SMP phase. The specific steps for accom-
plishing this are detailed in the Device Synchronization section.
The timing relationships between SYNC_I, DACCLK, REFCLK,
and the input data are shown in Figure 49 through Figure 51.
DACCLK
REFCLK
SYNC_I
tS_SYNC
tH_SYNC
INPUT
DATA
tSREFCLK
tHREFCLK
07
098
-1
1
3
Figure 49. REFCLK 2×
DACCLK
REFCLK
INPUT
DATA
tSREFCLK
tHREFCLK
tS_SYNC
tH_SYNC
SYNC_I
07
09
8-
1
4
Figure 50. REFCLK 4×
相關(guān)PDF資料
PDF描述
MS27473E12F3PLC CONN HSG PLUG 3POS STRGHT PINS
VE-J4Z-MZ-S CONVERTER MOD DC/DC 2V 10W
MS27474E24A1S CONN RCPT 128POS JAM NUT W/SCKT
MS27484T10B35B CONN HSG PLUG 13POS STRGHT SCKT
VE-J4Y-MZ-S CONVERTER MOD DC/DC 3.3V 16.5W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD9785BSVZRL 功能描述:IC DAC 12BIT 800MSPS 100TQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:TxDAC® 產(chǎn)品培訓(xùn)模塊:Data Converter Fundamentals DAC Architectures 標準包裝:750 系列:- 設(shè)置時間:7µs 位數(shù):16 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 電壓電源:雙 ± 功率耗散（最大）:100mW 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-LCC（J 形引線） 供應(yīng)商設(shè)備封裝:28-PLCC（11.51x11.51） 包裝:帶卷 (TR) 輸出數(shù)目和類型:1 電壓，單極；1 電壓，雙極 采樣率（每秒）:143k
AD9785-DPG2-EBZ 功能描述:BOARD EVALUATION FOR AD9785 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估板 - 數(shù)模轉(zhuǎn)換器 (DAC) 系列:TxDAC® 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:1 系列:- DAC 的數(shù)量:4 位數(shù):12 采樣率（每秒）:- 數(shù)據(jù)接口:串行，SPI? 設(shè)置時間:3µs DAC 型:電流/電壓 工作溫度:-40°C ~ 85°C 已供物品:板 已用 IC / 零件:MAX5581
AD9785-EBZ 制造商:Analog Devices 功能描述:Evaluation Board For AD9785 制造商:Analog Devices 功能描述:DUAL 12B, 1GSPS D-A CONVERTER - Bulk 制造商:Analog Devices 功能描述:Digital to Analog Eval. Board
AD9786 制造商:AD 制造商全稱:Analog Devices 功能描述:16-Bit, 200 MSPS/500 MSPS TxDAC+ with 2】/4】/8】 Interpolation and Signal Processing
AD9786BSV 制造商:Analog Devices 功能描述:DAC 1-CH Interpolation Filter 16-bit 80-Pin TQFP EP 制造商:Analog Devices 功能描述:IC 16BIT DAC SMD 9786 TQFP80
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