- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄8569 > AD9778ABSVZRL (Analog Devices Inc)DAC 14BIT 1.0GSPS 100-TQFP PDF資料下載
參數(shù)資料
| 型號(hào)： | AD9778ABSVZRL |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 24/56頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | DAC 14BIT 1.0GSPS 100-TQFP |
| 產(chǎn)品培訓(xùn)模塊： | DAC Architectures |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 位數(shù)： | 14 |
| 數(shù)據(jù)接口： | 并聯(lián) |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 電壓電源： | 模擬和數(shù)字 |
| 功率耗散（最大）： | 300mW |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-TQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 帶卷 (TR) |
| 輸出數(shù)目和類型： | 4 電流，單極；4 電流，雙極 |
| 采樣率（每秒）： | 1G |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)當(dāng)前第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)
AD9776A/AD9778A/AD9779A
Rev. B | Page 30 of 56
Register
Address
Bits
Register Name
Parameter
Function
Default
Sync Control
0x03
7
DATACLK delay mode
0: manual data timing error detect mode.
1: automatic data timing error detect mode.
0
0x03
6
Reserved
Should always be set to 1.
0
0x03
5:4
DATACLK Divide[1:0]
DATACLK output divider value.
00: divide by 1.
01: divide by 2.
10: divide by 4.
11: divide by 1.
00
0x03
3:0
Data Timing Margin[3:0]
Sets the timing margin required to prevent the
data timing error IRQ bit from being asserted.
0000
0x04
7:4
DATACLK Delay[3:0]
Sets delay of REFCLK input to DATACLK output (see
Table 29 for details).
0000
0x04
3:1
SYNC_O Divide[2:0]
The frequency of the SYNC_O signal is equal to
fDAC/N, where N is set as follows:
000: N = 32.
001: N = 16.
010: N = 8.
011: N = 4.
100: N = 2.
101: N = 1.
110: N = undefined.
111: N = undefined.
000
0x04
0x05
0
7:4
SYNC_O Delay[4]
SYNC_O Delay[3:0]
The SYNC_O Delay[4:0] value programs the value
of the delay line of the SYNC_O signal. The delay of
SYNC_O is relative to REFCLK. The delay line
resolution is 80 ps per step.
00000: nominal delay.
00001: adds 80 ps delay to SYNC_O.
00010: adds 160 ps delay to SYNC_O.
…
11111: Adds 2480 ps delay to SYNC_O.
0
0000
0x05
3:1
SYNC_I Ratio[2:0]
This value controls the number of SYNC_I input
pulses required to generate a synchronization
pulse (see Table 30 for details).
000
0x05
0x06
0
7:4
SYNC_I Delay[4]
SYNC_I Delay[3:0]
The SYNC_I Delay[4:0] value programs the value of
the delay line of the SYNC_I signal. The delay line
resolution is 80 ps per step.
00000: nominal delay.
00001: adds 80 ps delay to SYNC_I.
00010: adds 160 ps delay to SYNC_I.
…
11111: adds 2480 ps delay to SYNC_I.
0
0000
0x06
3:0
SYNC_I Timing Margin[3:0]
0000
0x07
7
SYNC_I enable
1: enables the SYNC_I input.
0
0x07
6
SYNC_O enable
1: enables the SYNC_O output.
0
0x07
5
SYNC_O triggering edge
0: SYNC_O changes on REFCLK falling edge.
1: SYNC_O changes on REFCLK rising edge.
0
0x07
4:0
Clock State[4:0]
This value determines the state of the internal
clock generation state machine upon
synchronization.
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-B1V-MU | CONVERTER MOD DC/DC 5.8V 200W |
| VI-23H-IV | CONVERTER MOD DC/DC 52V 150W |
| VI-23F-IV | CONVERTER MOD DC/DC 72V 150W |
| VE-B3B-MU | CONVERTER MOD DC/DC 95V 200W |
| AD9778BSVZRL | IC DAC 14BIT DUAL 1GSPS 100TQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9778A-DPG2-EBZ | 功能描述:BOARD EVALUATION FOR AD9778A RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評(píng)估板 - 數(shù)模轉(zhuǎn)換器 (DAC) 系列:* 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:1 系列:- DAC 的數(shù)量:4 位數(shù):12 采樣率（每秒）:- 數(shù)據(jù)接口:串行，SPI? 設(shè)置時(shí)間:3µs DAC 型:電流/電壓 工作溫度:-40°C ~ 85°C 已供物品:板 已用 IC / 零件:MAX5581 |
| AD9778A-EBZ | 制造商:Analog Devices 功能描述:Dual 12 /14 /16 Bit, 1 GSPS, Digital To Analog Converters Development Kit 制造商:Analog Devices 功能描述:DUAL 14B, 1.0 GSPS TXDAC - Bulk |
| AD9778BSVZ | 功能描述:IC DAC 14BIT DUAL 1GSPS 100TQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:- 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:1,000 系列:- 設(shè)置時(shí)間:1µs 位數(shù):8 數(shù)據(jù)接口:串行 轉(zhuǎn)換器數(shù)目:8 電壓電源:雙 ± 功率耗散（最大）:941mW 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:24-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:24-SOIC W 包裝:帶卷 (TR) 輸出數(shù)目和類型:8 電壓，單極 采樣率（每秒）:* |
| AD9778BSVZ1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Dual 12-/14-/16-Bit, 1 GSPS, Digital-to-Analog Converters |
| AD9778BSVZRL | 功能描述:IC DAC 14BIT DUAL 1GSPS 100TQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:- 產(chǎn)品培訓(xùn)模塊:Data Converter Fundamentals DAC Architectures 標(biāo)準(zhǔn)包裝:750 系列:- 設(shè)置時(shí)間:7µs 位數(shù):16 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 電壓電源:雙 ± 功率耗散（最大）:100mW 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-LCC（J 形引線） 供應(yīng)商設(shè)備封裝:28-PLCC（11.51x11.51） 包裝:帶卷 (TR) 輸出數(shù)目和類型:1 電壓，單極；1 電壓，雙極 采樣率（每秒）:143k |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。