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參數(shù)資料
| 型號： | AD9553BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 31/44頁 |
| 文件大小： | 0K |
| 描述： | IC INTEGER-N CLCK GEN 32LFCSP |
| 標準包裝： | 1,500 |
| 類型： | 時鐘/頻率轉換器 |
| PLL： | 是 |
| 主要目的： | 以太網，GPON，SONET/SHD，T1/E1 |
| 輸入： | CMOS，LVDS，晶體 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 810MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-WFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 32-LFCSP（5x5） |
| 包裝： | 帶卷 (TR) |
| 配用： | AD9553/PCBZ-ND - BOARD EVAL FOR AD9553 |
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AD9553
Rev. A | Page 37 of 44
PLL and Output Frequency Control (Register 0x11 to Register 0x19)
Table 31.
Address
Bit
Bit Name
Description
0x11
[7:0]
Unused
Unused.
0x12
[7:0]
Feedback divider (N)
Bits[19:12] of the 20-bit feedback divider (N).
0x13
[7:0]
Feedback divider (N)
Bits[11:4] of the 20-bit feedback divider (N).
0x14
[7:4]
Feedback divider (N)
Bits[3:0] of the 20-bit feedback divider (N). Default is N = 0x80000 (524,288). The feedback
divider bits are ineffective unless Register 0x14[3] = 1.
3
Enable SPI control of
feedback divider
Enables SPI port control of the feedback divider value (N).
0 = the A3 to A0 and Y5 to Y0 pins define N per Table 16 (default).
1 = the 20-bit value in the feedback divider register defines N.
2
Enable SPI control of
output dividers
Enables SPI port control of the output dividers P0, P1, and P2.
0 = the Y5 to Y0 pins define the output divider values per Table 15 (default).
1 = the SPI port registers (0x15, 0x16, 0x18) define the output divider values.
1
Unused
Unused.
0
Reset PLL
Controls initialization of the PLL.
0 = normal operation (default).
1 = resets the counters and logic associated with the PLL but does not affect the output dividers.
0x15
[7:0]
P1 divider
Bits[9:2] of the 11-bit P1 divider.
0x16
[7:6]
P1 divider
Bits[1:0] of the 11-bit P1 divider (the default P1 divider register value is 128 decimal). The P1
divider bits are ineffective unless Register 0x14[2] = 1.
[5:0]
P2 divider
Bits[9:4] of the 11-bit P2 divider.
0x17
[7:4]
P2 divider
Bits[3:0] of the 11-bit P2 divider. The P2 divider bits are ineffective unless Register 0x14[2] = 1.
3
Enable test port
Enables use of the LOCKED pin as a test port.
0 = the LOCKED pin indicates PLL status (default).
1 = the LOCKED pin outputs a test signal per Register 0x17[2:1].
[2:1]
Test mux
Test mux select bits.
00 = crystal oscillator output (XO).
01 = PFD pump up clock divided-by-2 (UP/2).
10 = PFD reference input clock divided-by-2 (FPFD/2).
11 = PFD feedback clock divided-by-2 (FDBK/2).
0
Unused
Unused.
0x18
[7:5]
P0 divider
Bits[2:0] of the P0 divider. The P0 divider bits are ineffective unless Register 0x14[2] = 1.
000 = invalid.
001 = divide-by-5.
010 = divide-by-6.
011 = divide-by-7.
100 = divide-by-8.
101 = divide-by-9.
110 = divide-by-10.
111 = divide-by-11.
[4:0]
Unused
Unused.
0x19
[7:0]
Unused
Unused.
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