參數(shù)資料
型號(hào)： AD9552BCPZ-REEL7
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 21/32頁(yè)
文件大?。?/td> 0K
描述： IC PLL CLOCK GEN LP 32LFCSP
設(shè)計(jì)資源： Clock Distribution Circuit with Pin-Programmable Output Frequency, Output Logic Levels, and Fanout (CN0152)
標(biāo)準(zhǔn)包裝： 1,500
類(lèi)型： 時(shí)鐘發(fā)生器
PLL： 帶旁路
輸入： 時(shí)鐘，晶體
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 900MHz
除法器/乘法器： 是/無(wú)
電源電壓： 3.3V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ（5x5）
包裝： 帶卷 (TR)
AD9552
Data Sheet
Rev. E | Page 28 of 32
OUT1 Driver Control (Register 0x32)
Table 24.
Address
Bit
Bit Name
Description
0x32
7
OUT1 drive strength
Controls the output drive capability of the OUT1 driver.
0 = weak.
1 = strong (default).
6
OUT1 power-down
Controls power-down functionality of the OUT1 driver.
0 = OUT1 active (default).
1 = OUT1 powered down.
[5:3]
OUT1 mode control
OUT1 driver mode selection.
000 = CMOS, both pins active.
001 = CMOS, positive pin active, negative pin tristate.
010 = CMOS, positive pin tristate, negative pin active.
011 = CMOS, both pins tristate.
100 = LVDS.
101 = LVPECL (default).
110 = not used.
111 = not used.
[2:1]
OUT1 CMOS polarity
Selects the polarity of the OUT1 pins in CMOS mode.
00 = positive pin logic is true = 1, false = 0/negative pin logic is true = 0, false = 1 (default).
01 = positive pin logic is true = 1, false = 0/negative pin logic is true = 1, false = 0.
10 = positive pin logic is true = 0, false = 1/negative pin logic is true = 0, false = 1.
11 = positive pin logic is true = 0, false = 1/negative pin logic is true = 1, false = 0.
These bits are ineffective unless Bits[5:3] select CMOS mode.
0
Enable SPI control of OUT1
driver control
Controls OUT1 driver functionality.
0 = OUT1 is LVDS or LVPECL, per the OUTSEL pin (Pin 15) (default).
1 = OUT1 functionality defined by Bits[7:1].
Select OUT2 Source Control (Register 0x33)
Table 25.
Address
Bit
Bit Name
Description
0x33
[7:4]
Unused
Unused.
3
OUT2 source
Selects the signal source for OUT2.
0 = source for OUT2 is the output of the P
1 divider (default).
1 = source for OUT2 is the input reference (REF or XTAL).
[2:0]
Unused
Unused.
相關(guān)PDF資料
PDF描述
AD9553BCPZ-REEL7 IC INTEGER-N CLCK GEN 32LFCSP
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AD9572ACPZLVD-R7 IC PLL CLOCK GEN 25MHZ 40LFCSP
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參數(shù)描述
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AD9553BCPZ-REEL7 功能描述:IC INTEGER-N CLCK GEN 32LFCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專(zhuān)用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類(lèi)型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
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