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參數(shù)資料
| 型號： | AD9520-3/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 21/80頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL AD9520-3 |
| 設計資源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) AD9520 Eval Brd Schematic AD9520 BOM |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘發(fā)生器 |
| 已用 IC / 零件： | AD9520-3 |
| 已供物品： | 板 |
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AD9520-3
Data Sheet
Rev. A | Page 28 of 80
THEORY OF OPERATION
OPERATIONAL CONFIGURATIONS
The AD9520 can be configured in several ways. These
configurations must be set up by loading the control registers
(see Table 50 to Table 61). Each section or function must be
individually programmed by setting the appropriate bits in the
corresponding control register or registers. After the desired
configuration is programmed, the user can store these values in
the on-board EEPROM to allow the part to power up in the desired
configuration without user intervention.
Mode 0—Internal VCO and Clock Distribution
When the internal VCO and PLL are used, the VCO divider must
also be used, in most cases, to ensure that the frequency presented
to the channel dividers does not exceed its specified maximum
frequency (see Table 3). The exceptions to this are the VCO direct
mode and cases where the VCO frequency is ≤1600 MHz. The
internal PLL uses an external loop filter to set the loop bandwidth.
The external loop filter is also crucial to the loop stability.
When the internal VCO is used, the VCO must be calibrated
(Register 0x018[0] = 1b) to ensure optimal performance.
For internal VCO and clock distribution applications, use the
register settings shown in Table 22.
Table 22. Settings When Using Internal VCO
Register
Description
0x010[1:0] = 00b
PLL normal operation (PLL on)
0x010 to 0x01E
PLL settings; select and enable a reference
input; set R, N (P, A, B), PFD polarity, and ICP
according to the intended loop configuration
0x1E1[1] = 1b
Select VCO as the source
0x01C[2:0]
Enable reference inputs
0x1E0[2:0]
Set VCO divider
0x1E1[0] = 0b
Use the VCO divider as the source for the
distribution section
0x018[0] = 0b,
0x232[0] = 1b
Clear previous VCO calibration and issue
IO_UPDATE (not necessary the first time
after power-up, but must be done
subsequently)
0x018[0] = 1b,
0x232[0] = 1b
Initiate VCO calibration, issue IO_UPDATE
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| AD9520-4BCPZ-REEL7 | 功能描述:IC CLOCK GEN 1.6GHZ VCO 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:2,000 系列:- 類型:PLL 時鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應商設備封裝:32-TQFP（7x7） 包裝:帶卷 (TR) |
| AD9520-5 | 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVPECL/24 CMOS Output Clock Generator |
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