- 您現在的位置：買賣IC網 > PDF目錄9216 > AD9516-1BCPZ (Analog Devices Inc)IC CLOCK GEN 2.5GHZ VCO 64-LFCSP PDF資料下載
參數資料
| 型號： | AD9516-1BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 45/80頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 2.5GHZ VCO 64-LFCSP |
| 標準包裝： | 1 |
| 類型： | 時鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:14 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 2.65GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 托盤 |
| 產品目錄頁面： | 776 (CN2011-ZH PDF) |
| 配用： | AD9516-1/PCBZ-ND - BOARD EVALUATION FOR AD9516-1 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁當前第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁
Data Sheet
AD9516-1
Rev. C | Page 5 of 80
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CHARGE PUMP (CP)
ICP Sink/Source
Programmable
High Value
4.8
mA
With CPRSET = 5.1 k
Low Value
0.60
mA
Absolute Accuracy
2.5
%
CPV = VCP/2
CPRSET Range
2.7/10
k
ICP High Impedance Mode Leakage
1
nA
Sink-and-Source Current Matching
2
%
0.5 < CPV < VCP 0.5 V
ICP vs. CPV
1.5
%
0.5 < CPV < VCP 0.5 V
ICP vs. Temperature
2
%
CPV = VCP/2
PRESCALER (PART OF N DIVIDER)
See the
Prescaler Input Frequency
P = 1 FD
300
MHz
P = 2 FD
600
MHz
P = 3 FD
900
MHz
P = 2 DM (2/3)
200
MHz
P = 4 DM (4/5)
1000
MHz
P = 8 DM (8/9)
2400
MHz
P = 16 DM (16/17)
3000
MHz
P = 32 DM (32/33)
3000
MHz
Prescaler Output Frequency
300
MHz
A, B counter input frequency (prescaler input frequency divided
by P)
PLL DIVIDER DELAYS
Register 0x019: R, Bits[5:3]; N, Bits[2:0]; see
000
Off
ps
001
330
ps
010
440
ps
011
550
ps
100
660
ps
101
770
ps
110
880
ps
111
990
ps
NOISE CHARACTERISTICS
In-Band Phase Noise of the Charge
Pump/Phase Frequency Detector
(In-Band Is Within the LBW of the PLL)
The PLL in-band phase noise floor is estimated by measuring
the in-band phase noise at the output of the VCO and subtracting
20log(N) (where N is the value of the N divider)
At 500 kHz PFD Frequency
165
dBc/Hz
At 1 MHz PFD Frequency
162
dBc/Hz
At 10 MHz PFD Frequency
151
dBc/Hz
At 50 MHz PFD Frequency
143
dBc/Hz
PLL Figure of Merit (FOM)
220
dBc/Hz
Reference slew rate > 0.25 V/ns; FOM +10log (fPFD) is an approxi-
mation of the PFD/CP in-band phase noise (in the flat region)
inside the PLL loop bandwidth; when running closed-loop, the
phase noise, as observed at the VCO output, is increased by
20log(N)
PLL DIGITAL LOCK DETECT WINDOW2
Signal available at LD, STATUS, and REFMON pins when selected
by appropriate register settings
Required to Lock (Coincidence of Edges)
Selected by Register 0x017[1:0] and Register 0x018[4]
Low Range (ABP 1.3 ns, 2.9 ns)
3.5
ns
Register 0x017[1:0] = 00b, 01b,11b; Register 0x018[4] = 1b
High Range (ABP 1.3 ns, 2.9 ns)
7.5
ns
Register 0x017[1:0] = 00b, 01b, 11b; Register 0x018[4] = 0b
High Range (ABP 6.0 ns)
3.5
ns
Register 0x017[1:0] = 10b; Register 0x018[4] = 0b
To Unlock After Lock (Hysteresis)2
Low Range (ABP 1.3 ns, 2.9 ns)
7
ns
Register 0x017[1:0] = 00b, 01b, 11b; Register 0x018[4] = 1b
High Range (ABP 1.3 ns, 2.9 ns)
15
ns
Register 0x017[1:0] = 00b, 01b, 11b; Register 0x018[4] = 0b
High Range (ABP 6.0 ns)
11
ns
Register 0x017[1:0] = 10b; Register 0x018[4] = 0b
1
REFIN and REFIN self-bias points are offset slightly to avoid chatter on an open input condition.
2
For reliable operation of the digital lock detect, the period of the PFD frequency must be greater than the unlock-after-lock time.
相關PDF資料 |
PDF描述 |
|---|---|
| X9C303V8IZ | IC XDCP 100-TAP 32K EE 8-TSSOP |
| VE-B41-MV | CONVERTER MOD DC/DC 12V 150W |
| X9317ZV8IZ | IC XDCP SGL 100TAP 1K 8-TSSOP |
| MS3106A28-13P | CONN PLUG 26POS STRAIGHT W/PINS |
| M83723/76A20259 | CONN PLUG 25POS STRAIGHT W/PINS |
相關代理商/技術參數 |
參數描述 |
|---|---|
| AD9516-1BCPZ-REEL7 | 功能描述:IC CLOCK GEN 2.5GHZ VCO 64-LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:2,000 系列:- 類型:PLL 時鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數:1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應商設備封裝:32-TQFP（7x7） 包裝:帶卷 (TR) |
| AD9516-1XCPZ | 制造商:Analog Devices 功能描述:14-CHANNEL CLOCK GENERATOR WITH INTEGRATED 2.8 GHZ VCO - Bulk |
| AD9516-2 | 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Output Clock Generator with Integrated 2.2 GHz VCO |
| AD9516-2/PCBZ | 功能描述:BOARD EVAL FOR AD9516-2 2.2GHZ RoHS:是 類別:編程器，開發(fā)系統 >> 評估演示板和套件 系列:- 標準包裝:1 系列:- 主要目的:電信，線路接口單元（LIU） 嵌入式:- 已用 IC / 零件:IDT82V2081 主要屬性:T1/J1/E1 LIU 次要屬性:- 已供物品:板，電源，線纜，CD 其它名稱:82EBV2081 |
| AD9516-2BCPZ | 功能描述:IC CLOCK PLL/VCO 2.2GHZ 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:2,000 系列:- 類型:PLL 時鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數:1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應商設備封裝:32-TQFP（7x7） 包裝:帶卷 (TR) |
發(fā)布緊急采購，3分鐘左右您將得到回復。