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參數(shù)資料
| 型號： | AD9512UCPZ-EP |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 36/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK DIST 5OUT PLL 48LFCSP |
| 標準包裝： | 1 |
| 類型： | 扇出緩沖器（分配），除法器 |
| PLL： | 無 |
| 輸入： | 時鐘 |
| 輸出： | LVCMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.2GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -55°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 托盤 |
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AD9512
Rev. A | Page 41 of 48
Reg.
Addr.
(Hex)
Bit(s)
Name
Description
CLK1 AND CLK2
45
<0>
Clock Select
0: CLK2 Drives Distribution Section.
1: CLK1 Drives Distribution Section (Default).
45
<1>
CLK1 Power-Down
1 = CLK1 Input Is Powered Down (Default = 0b).
45
<2>
CLK2 Power-Down
1 = CLK2 Input Is Powered Down (Default = 0b).
45
<4:3>
Not Used.
45
<5>
All Clock Inputs Power-
Down
1 = Power-Down CLK1 and CLK2 Inputs and Associated Bias and Internal Clock Tree;
(Default = 0b).
45
<7:6>
Not Used.
46 (47)
(48) (49)
<7:0>
Not Used.
DIVIDERS
<3:0>
Divider High
Number of Clock Cycles Divider Output Stays High.
4A
OUT0
(4C)
(OUT1)
(4E)
(OUT2)
(50)
(OUT3)
(52)
(OUT4)
<7:4>
Divider Low
Number of Clock Cycles Divider Output Stays Low.
4A
OUT0
(4C)
(OUT1)
(4E)
(OUT2)
(50)
(OUT3)
(52)
(OUT4)
<3:0>
Phase Offset
Phase Offset (Default = 0000b).
4B
OUT0
(4D)
(OUT1)
(4F)
(OUT2)
(51)
(OUT3)
(53)
(OUT4)
<4>
Start
Selects Start High or Start Low.
4B
OUT0
(Default = 0b).
(4D)
(OUT1)
(4F)
(OUT2)
(51)
(OUT3)
(53)
(OUT4)
<5>
Force
Forces Individual Outputs to the State Specified in Start (Above).
This Function Requires That Nosync (Below) Also Be Set (Default = 0b).
4B
OUT0
(4D)
(OUT1)
(4F)
(OUT2)
(51)
(OUT3)
(53)
(OUT4)
<6>
Nosync
Ignore Chip-Level Sync Signal (Default = 0b).
4B
OUT0
(4D)
(OUT1)
(4F)
(OUT2)
(51)
(OUT3)
(53)
(OUT4)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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