AVDD = DVDD <" />
參數(shù)資料
型號(hào)： AD7767BRUZ-2
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 22/25頁(yè)
文件大?。?/td> 0K
描述： ADC 24BIT 32KSPS SAR 16-TSSOP
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 24
采樣率（每秒）： 32k
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 18mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 105°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 管件
輸入數(shù)目和類(lèi)型： 1 個(gè)差分，單極
產(chǎn)品目錄頁(yè)面： 779 (CN2011-ZH PDF)
配用： EVAL-AD7767EDZ-ND - BOARD EVAL AD7767 128KSPS 108DB
EVAL-AD7767-1EDZ-ND - BOARD EVAL AD7767-1 64KSPS 111DB
AD7767
Rev. C | Page 5 of
24
TIMING SPECIFICATIONS
AVDD = DVDD = 2.5 V ± 5%, VDRIVE = 1.7 V to 3.6 V, VREF = 5 V, common-mode input = VREF/2, TA = 40°C (TMIN) to +105°C (TMAX),
unless otherwise noted.1
Table 3.
Parameter
Limit at tMIN, tMAX
Unit
Description
DRDY OPERATION
t1
510
ns typ
MCLK rising edge to DRDY falling edge
100
ns min
MCLK high pulse width
900
ns max
MCLK low pulse width
t4
265
ns typ
MCLK rising edge to DRDY rising edge (AD7767)
128
ns typ
MCLK rising edge to DRDY rising edge (AD7767-1)
71
ns typ
MCLK rising edge to DRDY rising edge (AD7767-2)
t5
294
ns typ
DRDY pulse width (AD7767)
435
ns typ
DRDY pulse width (AD7767-1)
492
ns typ
DRDY pulse width (AD7767-2)
tDRDY t5
ns typ
DRDY low period, read data during this period
tDRDY3
n × 8 × tMCLK
ns typ
DRDY period
Read OPERATION
t6
0
ns min
DRDY falling edge to CS setup time
t7
6
ns max
CS falling edge to SDO tristate disabled
t8
60
ns max
Data access time after SCLK falling edge (VDRIVE = 1.7 V)
50
ns max
Data access time after SCLK falling edge (VDRIVE = 2.3 V)
25
ns max
Data access time after SCLK falling edge (VDRIVE = 2.7 V)
24
ns max
Data access time after SCLK falling edge (VDRIVE = 3.0 V)
t9
10
ns min
SCLK falling edge to data valid hold time (VDRIVE = 3.6 V)
t10
10
ns min
SCLK high pulse width
t11
10
ns min
SCLK low pulse width
tSCLK
1/t8
sec min
Minimum SCLK period
t12
6
ns max
Bus relinquish time after CS rising edge
t13
0
ns min
CS rising edge to DRDY rising edge
Read OPERATION WITH CS LOW
t14
0
ns min
DRDY falling edge to data valid setup time
t15
0
ns max
DRDY rising edge to data valid hold time
DAISY-CHAIN OPERATION
t16
1
ns min
SDI valid to SCLK falling edge setup time
t17
2
ns max
SCLK falling edge to SDI valid hold time
SYNC/PD OPERATION
t18
1
ns typ
SYNC/PD falling edge to MCLK rising edge
t19
20
ns typ
MCLK rising edge to DRDY rising edge going into SYNC/PD mode
t20
1
ns min
SYNC/PD rising edge to MCLK rising edge
t21
510
ns typ
MCLK rising edge to DRDY falling edge coming out of SYNC/PD mode
tSETTLING3
(592 × n) + 2
tMCLK
Filter settling time after a reset or power-down
1 Sample tested during initial release to ensure compliance. All input signals are specified with tr = tf = 5 ns (10% to 90% of DVDD) and timed from a voltage level of 1.7 V.
2 t2 and t3 allow a ~90% to 10% duty cycle to be used for the MCLK input, where the minimum is 10% for the clock high time and 90% for MCLK low time. The maximum
MCLK frequency is 1.024 MHz.
3 n = 1 for AD7767, n = 2 for the AD7767-1, n = 4 for the AD7767-2.
相關(guān)PDF資料
PDF描述
ISL3156EIUZ-T7A IC LINEAR
VI-B41-MX-F3 CONVERTER MOD DC/DC 12V 75W
AD9214BRSZ-80 IC ADC 10BIT 80MSPS 28-SSOP
VI-B41-MX-F2 CONVERTER MOD DC/DC 12V 75W
AD7894ARZ-10 IC ADC 14BIT SRL T/H LP 8SOIC
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD7767BRUZ-2-RL7 功能描述:ADC 24BIT 8.5MW 32KSPS 16TSSOP RoHS:是 類(lèi)別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 位數(shù):12 采樣率（每秒）:300k 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 功率耗散（最大）:75mW 電壓電源:單電源 工作溫度:0°C ~ 70°C 安裝類(lèi)型:表面貼裝 封裝/外殼:24-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:24-SOIC 包裝:帶卷 (TR) 輸入數(shù)目和類(lèi)型:1 個(gè)單端，單極；1 個(gè)單端，雙極
AD7767BRUZ-RL7 功能描述:ADC 24BIT 15MW 128KSPS 16TSSOP RoHS:是 類(lèi)別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 位數(shù):12 采樣率（每秒）:300k 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 功率耗散（最大）:75mW 電壓電源:單電源 工作溫度:0°C ~ 70°C 安裝類(lèi)型:表面貼裝 封裝/外殼:24-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:24-SOIC 包裝:帶卷 (TR) 輸入數(shù)目和類(lèi)型:1 個(gè)單端，單極；1 個(gè)單端，雙極
AD7768-4BSTZ 功能描述:24 Bit Analog to Digital Converter 4 Input 4 Sigma-Delta 64-LQFP (10x10) 制造商:analog devices inc. 系列:- 包裝:托盤(pán) 零件狀態(tài):有效 位數(shù):24 采樣率（每秒）:256k 輸入數(shù):4 輸入類(lèi)型:差分 數(shù)據(jù)接口:SPI 配置:ADC 無(wú)線電 - S/H:ADC:- A/D 轉(zhuǎn)換器數(shù):4 架構(gòu):三角積分 參考類(lèi)型:外部 電壓 - 電源，模擬:2 V ~ 5.5 V 電壓 - 電源，數(shù)字:- 特性:同步采樣 工作溫度:-40°C ~ 150°C 封裝/外殼:64-LQFP 供應(yīng)商器件封裝:64-LQFP（10x10） 標(biāo)準(zhǔn)包裝:1
AD7768-4BSTZ-RL 功能描述:24 Bit Analog to Digital Converter 4 Input 4 Sigma-Delta 64-LQFP (10x10) 制造商:analog devices inc. 系列:- 包裝:帶卷（TR） 零件狀態(tài):有效 位數(shù):24 采樣率（每秒）:256k 輸入數(shù):4 輸入類(lèi)型:差分 數(shù)據(jù)接口:SPI 配置:ADC 無(wú)線電 - S/H:ADC:- A/D 轉(zhuǎn)換器數(shù):4 架構(gòu):三角積分 參考類(lèi)型:外部 電壓 - 電源，模擬:2 V ~ 5.5 V 電壓 - 電源，數(shù)字:- 特性:同步采樣 工作溫度:-40°C ~ 150°C 封裝/外殼:64-LQFP 供應(yīng)商器件封裝:64-LQFP（10x10） 標(biāo)準(zhǔn)包裝:1,500
AD7768-4BSTZ-RL7 功能描述:24 Bit Analog to Digital Converter 4 Input 4 Sigma-Delta 64-LQFP (10x10) 制造商:analog devices inc. 系列:- 包裝:帶卷（TR） 零件狀態(tài):有效 位數(shù):24 采樣率（每秒）:256k 輸入數(shù):4 輸入類(lèi)型:差分 數(shù)據(jù)接口:SPI 配置:ADC 無(wú)線電 - S/H:ADC:- A/D 轉(zhuǎn)換器數(shù):4 架構(gòu):三角積分 參考類(lèi)型:外部 電壓 - 電源，模擬:2 V ~ 5.5 V 電壓 - 電源，數(shù)字:- 特性:同步采樣 工作溫度:-40°C ~ 150°C 封裝/外殼:64-LQFP 供應(yīng)商器件封裝:64-LQFP（10x10） 標(biāo)準(zhǔn)包裝:500
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