參數(shù)資料
型號(hào)： AD7396AR-REEL
廠商： Analog Devices Inc
文件頁數(shù)： 7/12頁
文件大?。?/td> 0K
描述： IC DAC 12BIT PARALLEL 3V 24-SOIC
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 1,000
設(shè)置時(shí)間： 60µs
位數(shù)： 12
數(shù)據(jù)接口： 并聯(lián)
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 單電源
功率耗散（最大）： 1mW
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 24-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 24-SOIC W
包裝： 帶卷 (TR)
輸出數(shù)目和類型： 2 電壓，單極；2 電壓，雙極
采樣率（每秒）： 17k
AD7396/AD7397
–4–
REV. 0
Table I. Control Logic Truth
CS
A/
B
LDA
LDB
RS
SHDN
Input Register
DAC Register
L
HHHX
Write to B
Latched with Previous Data
L
HHHHX
Write to A
Latched with Previous Data
L
H
L
H
X
Write to B
B Transparent
L
H
L
H
X
Write to A
A Transparent
H
X
L
H
X
Latched
A and B Transparent
H
X
^
H
X
Latched
Latched with New Data from Input REG
XXXXL
X
Reset to Zero Scale
H
XXX^
X
Latched to Zero
^Denotes positive edge. The
SHDN pin has no effect on the digital interface data loading; however, while in the SHDN state (SHDN = 0) the output amplifiers V
OUTA
and VOUTB exhibit an open circuit condition. Note, the LDx inputs are level-sensitive, the respective DAC registers are in a transparent state when LDx = “0.”
tCSW
1 LSB
ERROR BAND
tAS
tAH
CS
A/
B
tDH
tDS
tLS
tLH
tLDW
tRSW
tS
LDA, LDB
RS
VOUT
D0–D11
Figure 2. Timing Diagram
B REGISTER
1 OF 12
LATCHES
OF THE 2 INPUT
REGISTERS
TO DAC
REGISTERS
DBx
CS
A/
B
RS
Figure 3. Digital Control Logic
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PDF描述
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AD7396ARZ-REEL 功能描述:IC DAC 12BIT PARALLEL 3V 24-SOIC RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:47 系列:- 設(shè)置時(shí)間:2µs 位數(shù):14 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 電壓電源:單電源 功率耗散（最大）:55µW 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:28-SSOP（0.209"，5.30mm 寬） 供應(yīng)商設(shè)備封裝:28-SSOP 包裝:管件 輸出數(shù)目和類型:1 電流，單極；1 電流，雙極 采樣率（每秒）:*
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