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參數(shù)資料
| 型號： | AD7303BRZ-REEL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 10/16頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 8BIT DUAL R-R 8-SOIC |
| 產(chǎn)品培訓模塊： | Data Converter Fundamentals DAC Architectures |
| 標準包裝： | 2,500 |
| 設置時間： | 1.2µs |
| 位數(shù)： | 8 |
| 數(shù)據(jù)接口： | 串行 |
| 轉換器數(shù)目： | 2 |
| 電壓電源： | 單電源 |
| 功率耗散（最大）： | 6.93mW |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-SOIC（0.154"，3.90mm 寬） |
| 供應商設備封裝： | 8-SOIC |
| 包裝： | 帶卷 (TR) |
| 輸出數(shù)目和類型： | 2 電壓，單極；2 電壓，雙極 |
| 采樣率（每秒）： | 833k |
AD7303
–3–
REV. 0
TIMING CHARACTERISTICS1, 2
Parameter
Limit at TMIN, TMAX (B Version)
Units
Conditions/Comments
t1
33
ns min
SCLK Cycle Time
t2
13
ns min
SCLK High Time
t3
13
ns min
SCLK Low Time
t4
5
ns min
SYNC
Setup Time
t5
5
ns min
Data Setup Time
t6
4.5
ns min
Data Hold Time
t7
4.5
ns min
SYNC
Hold Time
t8
33
ns min
Minimum SYNC High Time
NOTES
1Sample tested at +25
°C to ensure compliance. All input signals are specified with tr = tf = 5 ns (10% to 90% of V
DD) and timed from a voltage level of (VIL + VIH)/2,
tr and tf should not exceed 1
s on any input.
2See Figures 1 and 2.
SCLK (I)
SYNC (I)
DIN (I)
DB15
DB0
t5
t6
t2
t3
t4
t7
t4
t8
t1
Figure 1. Timing Diagram for Continuous 16-Bit Write
SCLK (I)
SYNC (I)
DIN (I)
DB15
DB8
t5
t6
t2
t3
t4
t7
DB7
DB0
t5
t6
t8
t1
Figure 2. Timing Diagram for 2
× 8-Bit Writes
(VDD = +2.7 V to +5.5 V; GND = 0 V; Reference = Internal VDD/2 Reference; all specifications
TMIN to TMAX unless otherwise noted)
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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