參數(shù)資料
型號(hào)： AD5664BRMZ
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 8/24頁(yè)
文件大小： 0K
描述： IC DAC NANO 16BIT QUAD 10-MSOP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 50
系列： nanoDAC™
設(shè)置時(shí)間： 4µs
位數(shù)： 16
數(shù)據(jù)接口： DSP，MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 4
電壓電源： 單電源
工作溫度： -40°C ~ 105°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 10-TFSOP，10-MSOP（0.118"，3.00mm 寬）
供應(yīng)商設(shè)備封裝： 10-MSOP
包裝： 管件
輸出數(shù)目和類(lèi)型： 4 電壓，單極；4 電壓，雙極
采樣率（每秒）： 223k
產(chǎn)品目錄頁(yè)面： 783 (CN2011-ZH PDF)
配用： EVAL-AD5664REBZ-ND - BOARD EVALUATION FOR AD5664R
AD5624/AD5664
Rev. 0 | Page 16 of 24
INPUT SHIFT REGISTER
The input shift register is 24 bits wide The first two bits are
don’t care bits. The next three bits are the Command bits, C2 to
C0 (see Table 7), followed by the 3-bit DAC address, A2 to A0
(see Table 8), and then the 16-, 12-bit data-word. The data-word
comprises the 16-, 12- bit input code followed by 0 or 4 don’t
care bits for the AD5664 and AD5624 respectively (see Figure
31 and Figure 32). These data bits are transferred to the DAC
register on the 24th falling edge of SCLK.
Table 7. Command Definition
C2
C1
C0
Command
0
Write to input register n
0
1
Update DAC register n
0
1
0
Write to input register n, update all
(software LDAC)
0
1
Write to and update DAC channel n
1
0
Power down DAC (power-up)
1
0
1
Reset
1
0
Load LDAC register
1
Reserved
Table 8. Address Command
A2
A1
A0
ADDRESS (n)
0
DAC A
0
1
DAC B
0
1
0
DAC C
0
1
DAC D
1
All DACs
SYNC INTERRUPT
In a normal write sequence, the SYNC line is kept low for at least
24 falling edges of SCLK, and the DAC is updated on the 24th
falling edge. However, if SYNC is brought high before the 24
th
falling edge, then this acts as an interrupt to the write sequence.
The input shift register is reset and the write sequence is seen as
invalid. Neither an update of the DAC register contents nor a
change in the operating mode occurs (see Figure 33).
POWER-ON RESET
The AD5624/AD5664 family contains a power-on reset circuit
that controls the output voltage during power-up. The AD5624/
AD5664 DAC outputs power up to 0 V and the output remains
there until a valid write sequence is made to the DAC. This is
useful in applications where it is important to know the state of
the output of the DAC while it is in the process of powering up.
X
C2
C1
C0
A2
A1
A0
D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
DB23 (MSB)
DB0 (LSB)
COMMAND BITS
ADDRESS BITS
DATA BITS
05
94
3-
03
4
Figure 31. AD5664 Input Shift Register Contents
X
C2
C1
C0
A2
A1
A0
XXX
X
D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
DB23 (MSB)
DB0 (LSB)
COMMAND BITS
ADDRESS BITS
DATA BITS
05
94
3-
03
5
Figure 32. AD5624 Input Shift Register Contents
DIN
DB23
DB0
VALID WRITE SEQUENCE, OUTPUT UPDATES
ON THE 24TH FALLING EDGE
SYNC
SCLK
INVALID WRITE SEQUENCE:
SYNC HIGH BEFORE 24TH FALLING EDGE
05
94
3-
0
36
Figure 33. SYNC Interrupt Facility
相關(guān)PDF資料
PDF描述
VE-J4B-MZ-F4 CONVERTER MOD DC/DC 95V 25W
VI-BT0-MY-F3 CONVERTER MOD DC/DC 5V 50W
VI-BT0-MY-F2 CONVERTER MOD DC/DC 5V 50W
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VE-B4Y-MU-F3 CONVERTER MOD DC/DC 3.3V 132W
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參數(shù)描述
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AD5664R 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:Quad, 12-/14-/16-Bit nanoDACs with 5 ppm/C On-Chip Reference
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AD5664RBCPZ-3REEL7 功能描述:IC DAC NANO 16BIT 1.25V 10-LFCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:nanoDAC™ 標(biāo)準(zhǔn)包裝:47 系列:- 設(shè)置時(shí)間:2µs 位數(shù):14 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 電壓電源:單電源 功率耗散（最大）:55µW 工作溫度:-40°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:28-SSOP（0.209"，5.30mm 寬） 供應(yīng)商設(shè)備封裝:28-SSOP 包裝:管件 輸出數(shù)目和類(lèi)型:1 電流，單極；1 電流，雙極 采樣率（每秒）:*
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