VDD = 2.7 V to 5.5 V, all specifica" />
參數(shù)資料
型號: AD5320BRT-REEL7
廠商: Analog Devices Inc
文件頁數(shù): 15/20頁
文件大?。?/td> 0K
描述: IC DAC 12BIT R-R W/BUFF SOT23-6
產(chǎn)品培訓(xùn)模塊: Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝: 1
設(shè)置時間: 8µs
位數(shù): 12
數(shù)據(jù)接口: DSP,MICROWIRE?,QSPI?,串行,SPI?
轉(zhuǎn)換器數(shù)目: 1
電壓電源: 單電源
工作溫度: -40°C ~ 105°C
安裝類型: 表面貼裝
封裝/外殼: SOT-23-6
供應(yīng)商設(shè)備封裝: SOT-23-6
包裝: 剪切帶 (CT)
輸出數(shù)目和類型: 1 電壓,雙極
采樣率(每秒): 125k
其它名稱: AD5320BRT-REEL7CT
AD5320
Rev. C | Page 4 of 20
TIMING CHARACTERISTICS
VDD = 2.7 V to 5.5 V, all specifications TMIN to TMAX, unless otherwise noted.
Table 2.
Limit at TMIN, TMAX
Parameter1, 2
VDD = 2.7 V to 3.6 V
VDD = 3.6 V to 5.5 V
Unit
Description
t13
50
33
ns min
SCLK cycle time
t2
13
ns min
SCLK high time
t3
22.5
13
ns min
SCLK low time
t4
0
ns min
SYNC to SCLK rising edge setup time
t5
5
ns min
Data setup time
t6
4.5
ns min
Data hold time
t7
0
ns min
SCLK falling edge to SYNC rising edge
t8
50
33
ns min
Minimum SYNC high time
1 All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.
2 See Figure 2.
3 Maximum SCLK frequency is 30 MHz at VDD = 3.6 V to 5.5 V and 20 MHz at VDD = 2.7 V to 3.6 V.
00
93
4-
00
2
SCLK
DIN
DB15
DB0
t4
t1
t3
t2
t8
t7
t6
t5
SYNC
Figure 2. Serial Write Operation
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