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參數(shù)資料
| 型號： | AD5162BRM50-RL7 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字電位計(jì) |
| 英文描述： | Dual 256-Position SPI Digital Potentiometer |
| 中文描述： | DUAL 50K DIGITAL POTENTIOMETER, 3-WIRE SERIAL CONTROL INTERFACE, 256 POSITIONS, PDSO10 |
| 封裝： | 3 X 4.90 MM, MO-187BA, MSOP-10 |
| 文件頁數(shù)： | 16/20頁 |
| 文件大小： | 960K |
| 代理商： | AD5162BRM50-RL7 |
AD5162
SPI INTERFACE
SPI COMPATIBLE 3-WIRE SERIAL BUS
The AD5162 contains a 3-wire SPI compatible digital interface
(SDI, CS, and CLK). The 9-bit serial word must be loaded MSB
first. The format of the word is shown in Table 8.
Rev. A | Page 16 of 20
The positive-edge sensitive CLK input requires clean transitions
to avoid clocking incorrect data into the serial input register.
Standard logic families work well. If mechanical switches are
used for product evaluation, they should be debounced by a
flip-flop or other suitable means. When CS is low, the clock
loads data into the serial register on each positive clock edge
(see Figure 42).
The data setup and data hold times in the specification table
determine the valid timing requirements. The AD5162 uses a
9-bit serial input data register word that is transferred to the
internal RDAC register when the CS line returns to logic high.
Extra MSB bits are ignored.
Table 8. Serial Data-Word Format
B8
B7
B6
A0
D7
D6
MSB
2
8
2
7
B5
D5
B4
D4
B3
D3
B2
D2
B1
D1
B0
D0
LSB
2
0
SDI
CLK
CS
V
OUT
RDAC REGISTER LOAD
A0
D7
D6
D5
D4
D3
D2
D1
D0
0
1
1
0
1
0
1
0
0
Figure 42. SPI Interface Timing Diagram
(V
A
= 5 V, V
B
= 0 V, V
W
= V
OUT
)
t
CSHO
t
CSS
t
CL
t
CH
t
DS
t
CSW
t
S
t
CS1
t
CSH1
t
CH
CLK
CS
V
OUT
1
0
1
0
1
0
V
DD
0
±1LSB
SDI
(DATA IN)
Dx
Dx
0
Figure 43. SPI Interface Detailed Timing Diagram (V
A
= 5 V, V
B
= 0 V, V
W
= V
OUT
)
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| AD5170BRM10 | 256-Position Two-Time Programmable I2C Digital Potentiometer |
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