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參數(shù)資料
| 型號： | AD1819A |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | Codec |
| 英文描述： | AC97 SoundPort Codec(AC97型聲音端口信號編解碼器) |
| 中文描述： | AC97 SoundPort編解碼器（AC97型聲音端口信號編解碼器） |
| 文件頁數(shù)： | 6/28頁 |
| 文件大?。?/td> | 265K |
| 代理商： | AD1819A |
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AD1819A
–6–
REV. 0
T IMING PARAME T E RS (GUARANT E E D OVE R OPE RAT ING T E MPE RAT URE RANGE )
Parameter
RESET
Active Low Pulsewidth
RESET
Inactive to BIT _CLK Start-Up Delay
SYNC Active High Pulsewidth
SYNC Low Pulsewidth
SYNC Inactive to BIT _CLK Start-Up Delay
BIT _CLK Frequency
BIT _CLK Period
BIT _CLK Output Jitter*
BIT _CLK High Pulsewidth
BIT _CLK Low Pulsewidth
SYNC Frequency
SYNC Period
Setup to Falling Edge of BIT _CLK
Hold from Falling Edge of BIT _CLK
BIT _CLK Rise T ime
BIT _CLK Fall T ime
SYNC Rise T ime
SYNC Fall T ime
SDAT A_IN Rise T ime
SDAT A_IN Fall T ime
SDAT A_OUT Rise T ime
SDAT A_OUT Fall T ime
End of Slot 2 to BIT _CLK , SDAT A_IN Low
Setup to T railing Edge of RESET (Applies to
SYNC, SDAT A_OUT )
Rising Edge of
RESET
to HI-Z Delay
Symbol
t
RST _LOW
t
RST 2CLK
t
SYNC_HIGH
t
SYNC_LOW
t
SYNC2CLK
Min
1.0
162.8
0.0814
T yp
Max
Units
μ
s
ns
μ
s
μ
s
ns
MHz
ns
ps
ns
ns
kHz
μ
s
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
μ
s
1.3
19.5
162.8
12.288
81.4
t
CLK _PERIOD
750
48.84
48.84
t
CLK _HIGH
t
CLK _LOW
32.56
32.56
40.7
40.7
48.0
20.8
t
SYNC_PERIOD
t
SET UP
t
HOLD
t
RISE CLK
t
FALL CLK
t
RISE SYNC
t
FALL SYNC
t
RISE DIN
t
FALL DIN
t
RISE DOUT
t
FALL DOUT
t
S2_PDOWN
15.0
15.0
4
4
4
4
4
4
4
4
1.0
t
SET UP2RST
t
OFF
15
ns
ns
25
*Output Jitter is directly dependent on crystal input jitter.
RESET
BIT_CLK
t
RST2CLK
t
RST_LOW
Figure 1. Cold Reset
SYNC
BIT_CLK
t
SYNC_HIGH
t
RST2CLK
Figure 2. Warm Reset
t
CLK_HIGH
BIT_CLK
t
CLK_LOW
SYNC
t
SYNC_HIGH
t
SYNC_PERIOD
t
SYNC_LOW
t
CLK_PERIOD
Figure 3. Clock Timing
相關PDF資料 |
PDF描述 |
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| AD1819B | AC’97 SoundPort Codec |
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參數(shù)描述 |
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