參數(shù)資料
型號(hào)： A54SX72A-BG208A
廠商： Electronic Theatre Controls, Inc.
英文描述： Hex inverters with open collector outputs 14-SOIC 0 to 70
中文描述： 的SX - A系列FPGA的
文件頁(yè)數(shù)： 34/108頁(yè)
文件大小： 720K
代理商： A54SX72A-BG208A
SX-A Family FPGAs
2-14
v5.1
SX-A Timing Model
Sample Path Calculations
Hardwired Clock
Routed Clock
Note:
*Values shown for A54SX72A, –3, worst-case commercial conditions at 5 V PCI with standard place-and-route.
Figure 2-3
SX-A Timing Model
Input Delays
Internal Delays
Predicted
Routing
Delays
Output Delays
I/O Module
t
INYH
= 0.5 ns
t
RD2
= 0.4 ns
t
RD1
= 0.3 ns
Combinatorial
Cell
I/O Module
t
DHL
= 2.7 ns
t
RD8
= 1.2 ns
t
RD4
= 0.7 ns
t
RD1
= 0.3 ns
t
PD
= 1.0 ns
I/O Module
t
DHL
= 2.7 ns
t
RD1
= 0.3 ns
t
RCO
= 0.7 ns
I/O Module
t
INYH
= 0.5 ns
t
ENZL
= 1.3 ns
t
SUD
= 0.7 ns
t
HD
= 0.0 ns
t
SUD
= 0.7 ns
t
HD
= 0.0 ns
t
RCKH
= 2.6 ns
(100% Load)
D
Q
Register
Cell
Routed
Clock
t
RD1
= 0.3 ns
t
RCO
= 0.7 ns
t
HCKH
= 1.6 ns
D
Q
Register
Cell
Hardwired
Clock
I/O Module
t
DHL
= 2.7 ns
t
ENZL
= 1.3 ns
External Setup
= (t
INYH
+ t
IRD1
+ t
SUD
) – t
HCKH
= 0.5 + 0.3 + 0.7 - 1.6 = – 0.1 ns
Clock-to-Out (Pad-to-Pad) = t
HCKH
+ t
RCO
+ t
RD1
+ t
DHL
= 1.6+0.7+0.3+2.7 = 5.3 ns
External Setup
=
=
(t
INYH
+ t
IRD1
+ t
SUD
) – t
RCKH
0.5 + 0.3 + 0.7 - 2.6 = –1.1
ns
t
RCKH
+ t
RCO
+ t
RD1
+ t
DHL
2.6 + 0.7 + 0.3 + 2.7 = 6.3 ns
Clock-to-Out (Pad-to-Pad)=
=
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PDF描述
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