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參數(shù)資料
型號(hào)： A42MX09-PQ160A
廠商： Microsemi SoC
文件頁數(shù)： 92/142頁
文件大小： 0K
描述： IC FPGA MX SGL CHIP 14K 160-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： MX
輸入/輸出數(shù)： 101
門數(shù)： 14000
電源電壓： 3 V ~ 3.6 V，4.5 V ~ 5.5 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 160-BQFP
供應(yīng)商設(shè)備封裝： 160-PQFP（28x28）
40MX and 42MX FPGA Families
Re vi s i on 11
1 - 49
Table 1-31 A40MX04 Timing Characteristics (Nominal 3.3 V Operation)
(Worst-Case Commercial Conditions, VCC = 3.0 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Units
Parameter / Description
Min. Max. Min. Max. Min.
Max. Min. Max. Min. Max.
Logic Module Propagation Delays
tPD1
Single Module
1.7
2.0
2.3
2.7
3.7
ns
tPD2
Dual-Module Macros
3.7
4.3
4.9
5.7
8.0
ns
tCO
Sequential Clock-to-Q
1.7
2.0
2.3
2.7
3.7
ns
tGO
Latch G-to-Q
1.7
2.0
2.3
2.7
3.7
ns
tRS
Flip-Flop (Latch) Reset-to-Q
1.7
2.0
2.3
2.7
3.7
ns
Logic Module Predicted Routing Delays1
tRD1
FO = 1 Routing Delay
1.9
2.2
2.5
3.0
4.2
ns
tRD2
FO = 2 Routing Delay
2.7
3.1
3.5
4.1
5.7
ns
tRD3
FO = 3 Routing Delay
3.4
3.9
4.4
5.2
7.3
ns
tRD4
FO = 4 Routing Delay
4.1
4.8
5.4
6.3
8.9
ns
tRD8
FO = 8 Routing Delay
7.1
8.1
9.2
10.9
15.2
ns
Logic Module Sequential Timing2
tSUD
Flip-Flop (Latch)
Data Input Set-Up
4.3
5.0
5.6
6.6
9.2
ns
tHD
3
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
4.3
5.0
5.6
6.6
9.2
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch)
Clock Active Pulse Width
4.6
5.3
5.6
7.0
9.8
ns
tWASYN
Flip-Flop (Latch)
Asynchronous Pulse Width
4.6
5.3
5.6
7.0
9.8
ns
tA
Flip-Flop Clock Input Period
6.8
7.8
8.9
10.4
14.6
ns
fMAX
Flip-Flop (Latch) Clock Frequency
(FO = 128)
109
101
92
80
48
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.0
1.1
1.3
1.5
2.1
ns
tINYL
Pad-to-Y LOW
0.9
1.0
1.1
1.3
1.9
ns
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
the hold time for this macro.
4. Delays based on 35 pF loading.
相關(guān)PDF資料
PDF描述
A54SX16P-VQG100 IC FPGA SX 24K GATES 100-VQFP
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IDT70V25L25PFGI IC SRAM 128KBIT 25NS 100TQFP
ACB75DHFT CONN EDGECARD 150POS .050 SMD
ABB75DHFT CONN EDGECARD 150POS .050 SMD
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參數(shù)描述
A42MX09-PQ160I 功能描述:IC FPGA MX SGL CHIP 14K 160-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
A42MX09-PQ160M 制造商:Microsemi Corporation 功能描述:FPGA 42MX Family 14K Gates 336 Cells 129MHz/215MHz 0.45um Technology 3.3V/5V 160-Pin PQFP 制造商:Microsemi Corporation 功能描述:FPGA 14K GATES 336 CELLS 129MHZ/215MHZ 0.45UM 3.3V/5V 160PQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 14K 160-PQFP
A42MX09-PQ208A 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:40MX and 42MX Automotive FPGA Families
A42MX09-PQG100 功能描述:IC FPGA 104I/O 100PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:24 系列:ECP2 LAB/CLB數(shù):1500 邏輯元件/單元數(shù):12000 RAM 位總計(jì):226304 輸入/輸出數(shù):131 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28）
A42MX09-PQG100A 功能描述:IC FPGA MX SGL CHIP 14K 100-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
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