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參數(shù)資料
| 型號： | A40MX02-3PQ100I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 22/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A40MX02-3PQ100I |
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40MX and 42MX FPGA Families
22
v5.0
42MX Timing Model (Logic Functions using Quadrant Clocks)*
* Preliminary values are shown for A42MX36
‘–
2
’
at 5.0V worst-case commercial conditions
** Load-dependent
Output Delays
Internal Delays
Input Delays
t
INH
= 0.00 ns
t
INSU
= 0.53 ns
t
INGO
= 1.55 ns
I/O Module
D
Q
t
INPY
= 1.14 nst
IRD1
= 2.18 ns
Combinatorial
Module
t
PD
= 1.46 ns
Sequential
Logic Module
I/O Module
t
RD1
= 1.04 ns
t
RD2
= 1.42 ns
t
RD4
= 2.18 ns
t
DLH
= 2.84 ns
I/O Module
Quadrant
Clocks
F
MAX
= 163 MHz
Combin-
atorial
Logic
included
in t
SUD
D
Q
D
Q
t
LH
= 0.00 ns
t
LSU
= 0.53 ns
t
GHL
= 3.27 ns
t
DLH
= 2.84 ns
t
ENHZ
= 5.80 ns
t
RD1
= 1.04 ns
t
CO
= 1.43 ns
t
SUD
= 0.30 ns
HD
= 0.00 ns
Predicted
Routing
Delays
G
G
Decode
Module
t
PDD
= 1.78 ns
t
RDD
= 0.38 ns
t
CKH
= 3.03 ns**
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A40MX02-3PQ100M | Field Programmable Gate Array (FPGA) |
| A40MX02-3VQ80 | Field Programmable Gate Array (FPGA) |
| A40MX02-3VQ80I | Field Programmable Gate Array (FPGA) |
| A40MX02-3VQ80M | Field Programmable Gate Array (FPGA) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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