2-12 Revision 11 User I/O Characteristics Timing Model Figure 2-2 Timing Model
參數(shù)資料
型號(hào)： A3PN060-Z2VQ100
廠商： Microsemi SoC
文件頁(yè)數(shù)： 34/114頁(yè)
文件大?。?/td> 0K
描述： IC FPGA NANO 60K GATES 100-VQFP
標(biāo)準(zhǔn)包裝： 90
系列： ProASIC3 nano
RAM 位總計(jì)： 18432
輸入/輸出數(shù)： 71
門數(shù)： 60000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
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ProASIC3 nano DC and Switching Characteristics
2-12
Revision 11
User I/O Characteristics
Timing Model
Figure 2-2 Timing Model
Operating Conditions: –2 Speed, Commercial Temperature Range (TJ = 70°C), Worst Case
VCC = 1.425 V, with Default Loading at 10 pF
DQ
Y
DQ
Y
Combinational Cell
I/O Module
(Registered)
I/O Module
(Non-Registered)
Register Cell
I/O Module
(Registered)
I/O Module
(Non-Registered)
LVCMOS 2.5V Output Drive
Strength = 8 mA High Slew Rate
Input LVCMOS 2.5 V
LVCMOS 1.5 V
LVTTL 3.3 V Output drive
strength = 8 mA High slew rate
Y
Combinational Cell
Y
Combinational Cell
Y
Combinational Cell
I/O Module
(Non-Registered)
LVTTLOutput drive strength = 8 mA
High slew rate
I/O Module
(Non-Registered)
LVCMOS 1.5 VOutput drive strength = 2 mA
High slew rate
LVTTLOutput drive strength = 4 mA
High slew rate
I/O Module
(Non-Registered)
Input LVTTL
Clock
Input LVTTL
Clock
Input LVTTL
Clock
tPD = 0.56 ns
tPD = 0.49 ns
tDP = 2.25 ns
tPD = 0.87 ns
tDP = 2.87 ns
tPD = 0.51 ns
tDP = 2.21 ns
tPD = 0.47 ns
tDP = 3.02 ns
tPD = 0.47 ns
tPY = 0.84 ns
tCLKQ = 0.55 ns
tOCLKQ = 0.59 ns
tSUD = 0.43 ns
tOSUD = 0.31 ns
tDP = 2.21 ns
tPY = 0.84 ns
tPY = 1.14 ns
tCLKQ = 0.55 ns
tSUD = 0.43 ns
tPY = 0.84 ns
tICLKQ = 0.24 ns
tISUD = 0.26 ns
tPY = 1.04 ns
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PDF描述
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