Revision 11 2-45 DDR Module Specifications Input DDR Module Figure 2-15 Input DDR Timing Model Table 2" />
參數(shù)資料
型號： A3PN015-QNG68
廠商： Microsemi SoC
文件頁數(shù)： 70/114頁
文件大?。?/td> 0K
描述： IC FPGA NANO 15K GATES 68-QFN
標準包裝： 260
系列： ProASIC3 nano
輸入/輸出數(shù)： 49
門數(shù)： 15000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 68-VFQFN 裸露焊盤
供應商設備封裝： 68-QFN（8x8）
ProASIC3 nano Flash FPGAs
Revision 11
2-45
DDR Module Specifications
Input DDR Module
Figure 2-15 Input DDR Timing Model
Table 2-61 Parameter Definitions
Parameter Name
Parameter Definition
Measuring Nodes (from, to)
tDDRICLKQ1
Clock-to-Out Out_QR
B, D
tDDRICLKQ2
Clock-to-Out Out_QF
B, E
tDDRISUD
Data Setup Time of DDR input
A, B
tDDRIHD
Data Hold Time of DDR input
A, B
tDDRICLR2Q1
Clear-to-Out Out_QR
C, D
tDDRICLR2Q2
Clear-to-Out Out_QF
C, E
tDDRIREMCLR
Clear Removal
C, B
tDDRIRECCLR
Clear Recovery
C, B
Input DDR
Data
CLK
CLKBUF
INBUF
Out_QF
(to core)
FF2
FF1
INBUF
CLR
DDR_IN
E
A
B
C
D
Out_QR
(to core)
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PDF描述
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