Revision 13 2-117 1.2 V DC Core Voltage Table 2-196 Input DDR Propagation Delays C" />
參數(shù)資料
型號： A3P600L-PQG208
廠商： Microsemi SoC
文件頁數(shù)： 39/242頁
文件大小： 0K
描述： IC FPGA 1KB FLASH 600K 208-PQFP
標準包裝： 24
系列： ProASIC3L
RAM 位總計： 110592
輸入/輸出數(shù)： 154
門數(shù)： 600000
電源電壓： 1.14V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
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ProASIC3L Low Power Flash FPGAs
Revision 13
2-117
1.2 V DC Core Voltage
Table 2-196 Input DDR Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V
Parameter
Description
–1
Std.
Units
tDDRICLKQ1
Clock-to-Out Out_QR for Input DDR
0.43
0.37
ns
tDDRICLKQ2
Clock-to-Out Out_QF for Input DDR
0.61
0.52
ns
tDDRISUD1
Data Setup for Input DDR (fall)
0.44
0.38
ns
tDDRISUD2
Data Setup for Input DDR (rise)
0.39
0.33
ns
tDDRIHD1
Data Hold for Input DDR (fall)
0.00
ns
tDDRIHD2
Data Hold for Input DDR (rise)
0.00
ns
tDDRICLR2Q1
Asynchronous Clear-to-Out Out_QR for Input DDR
0.73
0.62
ns
tDDRICLR2Q2
Asynchronous Clear-to-Out Out_QF for Input DDR
0.89
0.76
ns
tDDRIREMCLR
Asynchronous Clear Removal Time for Input DDR
0.00
ns
tDDRIRECCLR
Asynchronous Clear Recovery Time for Input DDR
0.35
0.30
ns
tDDRIWCLR
Asynchronous Clear Minimum Pulse Width for Input DDR
0.22
0.19
ns
tDDRICKMPWH
Clock Minimum Pulse Width High for Input DDR
0.36
0.31
ns
tDDRICKMPWL
Clock Minimum Pulse Width Low for Input DDR
0.32
0.28
ns
FDDRIMAX
Maximum Frequency for Input DDR
160.00 160.00
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
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PDF描述
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A3P600-PQ144 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P600-PQ144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P600-PQ144I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P600-PQ144PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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