(W or s t - C as e M i l i t a r y Cond i t i o n s , V
參數(shù)資料
型號(hào)： A10V20B-VQ80C
廠商： Microsemi SoC
文件頁(yè)數(shù)： 18/98頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 2K GATES 80-VQFP COM
標(biāo)準(zhǔn)包裝： 90
系列： ACT™ 1
LAB/CLB數(shù)： 547
輸入/輸出數(shù)： 69
門(mén)數(shù)： 2000
電源電壓： 2.7 V ~ 3.6 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 80-TQFP
供應(yīng)商設(shè)備封裝： 80-VQFP（14x14）
25
Hi R e l F P GA s
AC T 1 T i m i ng C har a c t e r i st i c s
(W or s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Logic Module Propagation Delays
tPD1
Single Module
4.7
5.5
ns
tPD2
Dual Module Macros
10.8
12.7
ns
tCO
Sequential Clk to Q
4.7
5.5
ns
tGO
Latch G to Q
4.7
5.5
ns
tRS
Flip-Flop (Latch) Reset to Q
4.7
5.5
ns
Logic Module Predicted Routing Delays1
tRD1
FO=1 Routing Delay
1.5
1.7
ns
tRD2
FO=2 Routing Delay
2.3
2.7
ns
tRD3
FO=3 Routing Delay
3.4
4.0
ns
tRD4
FO=4 Routing Delay
5.0
5.9
ns
tRD8
FO=8 Routing Delay
10.6
12.5
ns
Logic Module Sequential Timing 2
tSUD
Flip-Flop (Latch) Data Input Setup
8.8
10.4
ns
tHD
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Setup
8.8
10.4
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse
Width
10.9
12.9
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse
Width
10.9
12.9
ns
tA
Flip-Flop Clock Input Period
23.2
27.3
ns
fMAX
Flip-Flop (Latch) Clock
Frequency
44
37
MHz
Input Module Propagation Delays
tINYH
Pad to Y High
4.9
5.8
ns
tINYL
Pad to Y Low
4.9
5.8
ns
Input Module Predicted Routing Delays1, 3
tIRD1
FO=1 Routing Delay
1.5
1.7
ns
tIRD2
FO=2 Routing Delay
2.3
2.7
ns
tIRD3
FO=3 Routing Delay
3.4
4.0
ns
tIRD4
FO=4 Routing Delay
5.0
5.9
ns
tIRD8
FO=8 Routing Delay
10.6
12.5
ns
Notes:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment.
2.
Setup times assume fanout of 3. Further derating information can be obtained from the DirectTime Analyzer utility.
3.
Optimization techniques may further reduce delays by 0 to 4 ns.
相關(guān)PDF資料
PDF描述
A1020B-1VQG80C IC FPGA 2K GATES 80-VQFP COM
FMC17DRYI-S734 CONN EDGECARD 34POS DIP .100 SLD
ESC65DRYS-S734 CONN EDGECARD 130PS DIP .100 SLD
RSC31DTES CONN EDGECARD 62POS .100 EYELET
1982754-1 KIT, COVER 120DEG, 64 POS
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A10V20B-VQG80C 功能描述:IC FPGA 2K GATES 80-VQFP COM RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:ACT™ 1 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門(mén)數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
A10XAF10XAF22K152A 功能描述:JUMPER 10XAF-2S - 10XAF-2S 6" 制造商:jst sales america inc. 系列:XAF 零件狀態(tài):在售 連接器類型:插口至插口，反向 針腳數(shù):10 排數(shù):1 間距 - 連接器:0.098"（2.50mm） 間距 - 電纜:0.098"（2.50mm） 長(zhǎng)度:0.500'（152.40mm，6.00"） 特性:- 顏色:黑色 屏蔽:- 使用:- 電纜端接:IDC 觸頭鍍層:錫 觸頭鍍層厚度:- 標(biāo)準(zhǔn)包裝:1,000
A10XAF10XAF22K152B 功能描述:JUMPER 10XAF-2S - 10XAF-2S 6" 制造商:jst sales america inc. 系列:XAF 零件狀態(tài):在售 連接器類型:插口至插口 針腳數(shù):10 排數(shù):1 間距 - 連接器:0.098"（2.50mm） 間距 - 電纜:0.098"（2.50mm） 長(zhǎng)度:0.500'（152.40mm，6.00"） 特性:- 顏色:黑色 屏蔽:- 使用:- 電纜端接:IDC 觸頭鍍層:錫 觸頭鍍層厚度:- 標(biāo)準(zhǔn)包裝:1,000
A10XAF10XAF22K305A 功能描述:JUMPER 10XAF-2S - 10XAF-2S 12" 制造商:jst sales america inc. 系列:XAF 零件狀態(tài):在售 連接器類型:插口至插口，反向 針腳數(shù):10 排數(shù):1 間距 - 連接器:0.098"（2.50mm） 間距 - 電纜:0.098"（2.50mm） 長(zhǎng)度:1.00'（304.80mm） 特性:- 顏色:黑色 屏蔽:- 使用:- 電纜端接:IDC 觸頭鍍層:錫 觸頭鍍層厚度:- 標(biāo)準(zhǔn)包裝:1,000
A10XAF10XAF22K305B 功能描述:JUMPER 10XAF-2S - 10XAF-2S 12" 制造商:jst sales america inc. 系列:XAF 零件狀態(tài):在售 連接器類型:插口至插口 針腳數(shù):10 排數(shù):1 間距 - 連接器:0.098"（2.50mm） 間距 - 電纜:0.098"（2.50mm） 長(zhǎng)度:1.00'（304.80mm） 特性:- 顏色:黑色 屏蔽:- 使用:- 電纜端接:IDC 觸頭鍍層:錫 觸頭鍍層厚度:- 標(biāo)準(zhǔn)包裝:1,000
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