A3 21 00 DX Ti m i n g Ch ar ac te r i st i c s (continued) (Wor " />
參數(shù)資料
型號(hào)： A10V20B-PL68C
廠商： Microsemi SoC
文件頁數(shù)： 44/98頁
文件大?。?/td> 0K
描述： IC FPGA 2K GATES 68-PLCC COM
標(biāo)準(zhǔn)包裝： 19
系列： ACT™ 1
LAB/CLB數(shù)： 547
輸入/輸出數(shù)： 57
門數(shù)： 2000
電源電壓： 2.7 V ~ 3.6 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 68-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 68-PLCC（24.23x24.23）
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Hi R e l F P GA s
A3 21 00 DX Ti m i n g Ch ar ac te r i st i c s (continued)
(Wor s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
’–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Synchronous SRAM Operations
tRC
Read Cycle Time
8.8
11.8
ns
tWC
Write Cycle Time
8.8
11.8
ns
tRCKHL
Clock High/Low Time
4.4
5.9
ns
tRCO
Data Valid After Clock High/Low
4.4
5.9
ns
tADSU
Address/Data Setup Time
2.1
2.8
ns
tADH
Address/Data Hold Time
0.0
ns
tRENSU
Read Enable Setup
0.8
1.1
ns
tRENH
Read Enable Hold
4.4
5.9
ns
tWENSU
Write Enable Setup
3.5
4.7
ns
tWENH
Write Enable Hold
0.0
ns
tBENS
Block Enable Setup
3.6
4.8
ns
tBENH
Block Enable Hold
0.0
ns
Asynchronous SRAM Operations
tRPD
Asynchronous Access Time
10.6
14.1
ns
tRDADV
Read Address Valid
11.5
15.3
ns
tADSU
Address/Data Setup Time
2.1
2.8
ns
tADH
Address/Data Hold Time
0.0
ns
tRENSUA
Read Enable Setup to Address Valid
0.8
1.1
ns
tRENHA
Read Enable Hold
4.4
5.9
ns
tWENSU
Write Enable Setup
3.5
4.7
ns
tWENH
Write Enable Hold
0.0
ns
tDOH
Data Out Hold Time
1.6
2.1
ns
相關(guān)PDF資料
PDF描述
A1020B-1PLG68C IC FPGA 2K GATES 68-PLCC COM
749193-2 CONN 50POS AMPLMT BACKSHL STYL A
ASC44DRES-S93 CONN EDGECARD 88POS .100 EYELET
A42MX16-1PQG208 IC FPGA MX SGL CHIP 24K 208-PQFP
A42MX16-1PQ208 IC FPGA MX SGL CHIP 24K 208-PQFP
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