參數(shù)資料
型號： 79RC32V332-100DHI
英文描述： 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-MSOP, TUBE
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 343/654頁
文件大小： 6963K
代理商： 79RC32V332-100DHI
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IDT Ethernet Interfaces
DMA Interface
79RC32438 User Reference Manual
11 - 15
November 4, 2002
Notes
When the byte count in a DMA descriptor reaches zero, a finished event is generated. This causes the
FIFO data word associated with the last byte transferred prior to the finished event to be tagged as an end-
of-packet in the output FIFO if this descriptor is the last descriptor of the packet. Because the number of
bytes in a packet need not be an integer multiple of four, the FIFO data word tagged with an end-of-packet
need not have all bytes valid.
The FD, LD, OEN, PEN, CEN, and HEN fields of the DEVCS field are packet control bits initialized by
the CPU prior to an Ethernet output DMA operation. The remaining bits of the DEVCS field are status bits
which are zero for all DMA descriptors except the last one of a packet.
The packet override enable bit (OEN) allows MAC control settings to be overridden on a per packet
basis. This bit is examined in the first DMA descriptor of a packet, one in which the FD bit has been set in
the descriptor. If the OEN bit is set, then the pad enable (PE), CRC enable (CE), and huge frame enable
(HFE) bits in the Ethernet MAC configuration register #2 (ETH[0|1]MAC2) are overridden by the values in
the PEN, CEN, and HEN fields in the DEVCS field for the entire packet. The packet padding enable (PEN)
field controls whether or not short frames are padded by the MAC. The packet CRC enable (CEN) field
controls whether or not the CRC is computed and appended by the MAC. The huge frame enable (HEN)
field controls if large Ethernet frames are transmitted by the MAC.
The status information contained in the DEVCS field of the last DMA descriptor in a packet is updated
when the Ethernet packet is transmitted by the MAC, or when transmission of the packet is aborted. This
allows only a single packet to be buffered in the transmit FIFO at a time, since a DMA operation for the next
packet cannot begin until the last descriptor of the previous packet has been written to memory.
Some applications may not require the status values contained in the DEVCS field. Setting the Ignore
Transmit Status (ITS) bit in the ETH[0|1]INTFC register causes the status fields of the DEVCS field in the
descriptor to always be written back to memory with zeros and allows multiple packets to be queued by the
DMA Controller in the output FIFO. This implies that the status information for the last descriptor of a packet
may not be updated for quite some time after the data has been transferred from memory to the output
FIFO.
Figure 11.11 Device Control and Status Value for Ethernet Transmit Descriptors
FD
First Descriptor.
This bit is set to 1 if this descriptor is the first descriptor of a packet. This bit is exam-
ined in every descriptor and is initialized by the CPU prior to an Ethernet output DMA operation.
LD
Last Descriptor.
This bit is set to 1 if this descriptor is the last descriptor of a packet. This bit is examined
in every descriptor and is initialized by the CPU prior to an Ethernet output DMA operation.
OEN
Override Enable.
When this bit is set to 1, PEN, CEN, and HEN are enabled. This bit is examined in the
first packet descriptor and is initialized by the CPU prior to a Ethernet output DMA operation.
PE
Packet Padding Enable.
When the OEN bit is set to 1, this bit controls whether short Ethernet packets
are padded. When PEN is set, short packets are padded. When PEN is cleared, short packets are not
padded. This bit is examined in the first packet descriptor and is initialized by the CPU prior to an Ether-
net output DMA operation.
FD
DEVCS
16
31
11
0
0
15
1
TOK
1
MP
1
BP
1
UND
1
OF
1
ED
1
EC
1
LC
1
TD
1
CRC
1
LE
1
LD
1
OEN
1
PEN
1
CEN
1
HFE
1
CC
4
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PDF描述
79RC32V332-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-SOIC 150mil, TUBE
79RC32V332-133DHI 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-MSOP, TUBE
79RC32V333-100DH Microprocessor
79RC32V333-100DHI 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R
79RC32V333-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R
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79RC32V332-133DHGI 制造商:Integrated Device Technology Inc 功能描述:208 QFP - Bulk
79RC32V332-133DHI 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-133DP 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP 制造商:Integrated Device Technology Inc 功能描述:79RC32V332-133DP - Bulk
79RC32V332-133DPI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP
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