參數(shù)資料
型號: 79RC32H435-300BC
廠商: Integrated Device Technology, Inc.
英文描述: IDTTM InterpriseTM Integrated Communications Processor
中文描述: IDTTM InterpriseTM集成通信處理器
文件頁數(shù): 32/53頁
文件大小: 444K
代理商: 79RC32H435-300BC
32 of 53
January 19, 2006
IDT 79RC32435
Figure 18 SPI AC Timing Waveform —Bit I/O Mode
S ignal
S ymbol
Referenc e
Edge
266MHz
300MHz
350MHz
400MHz
Unit
Condi-
tions
T iming
Diagram
Referenc e
Mn
Max
Mn
Max
Min
Max
Mn
Max
EJTAG and JTAG
JTAG_TCK
Tper_16a
none
25.0
50.0
25.0
50.0
25.0
50.0
25.0
50.0
ns
See Figure 19.
Thigh_16a,
Tlow_16a
10.0
25.0
10.0
25.0
10.0
25.0
10.0
25.0
ns
JTAG_TMS
1
,
JTAG_TDI
1.
The JTAG specification, IEEE 1149.1, recommends that both JTAG_TMS and EJTAG_TMS should be held at 1 while the signal applied at JTAG_TRST_N changes from0 to 1.
Otherwise, a race may occur if JTAG_TRST_N is deasserted (going fromlow to high) on a rising edge of JTAG_TCK when either JTAG_TMS or EJTAG_TMS is low, because the
TAP controller mght go to either the Run-Test/Idle state or stay in the Test-Logic-Reset state.
2.
The values for this symbol were determned by calculation, not by testing.
Tsu_16b
JTAG_TCK
rising
2.4
2.4
2.4
2.4
ns
Thld_16b
1.0
1.0
1.0
1.0
ns
JTAG_TDO
Tdo_16c
JTAG_TCK fall-
ing
11.3
11.3
11.3
11.3
ns
Tdz_16c
2
11.3
11.3
11.3
11.3
ns
JTAG_TRST_
N
Tpw_16d
2
none
25.0
25.0
25.0
25.0
ns
EJTAG_TMS
1
Tsu_16e
JTAG_TCK
rising
2.0
2.0
2.0
2.0
ns
Thld_6e
1.0
1.0
1.0
1.0
ns
Table 14 JTAG AC Timing Characteristics
SCK, SDI, SDO (input)
Tpw_15e
相關(guān)PDF資料
PDF描述
79RC32H435-300BCI IDTTM InterpriseTM Integrated Communications Processor
79RC32H435-350BC IDTTM InterpriseTM Integrated Communications Processor
79RC32H435-350BCI IDTTM InterpriseTM Integrated Communications Processor
79RC32H435-400BC IDTTM InterpriseTM Integrated Communications Processor
79RC32H435-400BCI IDTTM InterpriseTM Integrated Communications Processor
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參數(shù)描述
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