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參數(shù)資料
| 型號(hào)： | 68HC912DG128 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Advance Information |
| 中文描述： | 推進(jìn)信息 |
| 文件頁(yè)數(shù)： | 361/424頁(yè) |
| 文件大小： | 3495K |
| 代理商： | 68HC912DG128 |
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Electrical Characteristics
Tables of Data
68HC(9)12DG128 Rev 1.0
MOTOROLA
Electrical Characteristics
361
7-elec
1. V
RH
V
RL
≥
5.12V; V
DDA
V
SSA
=
5.12V
2. At V
REF
= 5.12V, one 8-bit count = 20 mV, and one 10-bit count = 5mV.
INL and DNL are characterized using the process window parameters affecting the ATD accuracy, but they are not tested.
3. These values include quantization error which is inherently 1/2 count for any A/D converter.
4. Maximum source impedance is application-dependent. Error resulting from pin leakage depends on junction leakage into
the pin and on leakage due to charge-sharing with internal capacitance.
Error from junction leakage is a function of external source impedance and input leakage current. Expected error in result
value due to junction leakage is expressed in voltage (V
ERRJ
):
V
ERRJ
=
R
S
×
I
OFF
where I
OFF
is a function of operating temperature. Charge-sharing effects with internal capacitors are a function of ATD clock
speed, the number of channels being scanned, and source impedance. Charge pump leakage is computed as follows:
V
ERRJ
=
.25pF
×
V
DDA
×
R
S
×
ATDCLK/(8
×
number of channels)
Table 69 ATD AC Characteristics (Operating)
V
DD
=
5.0 Vdc
±
10%, V
SS
=
0 Vdc, T
A
=
T
L
to T
H
, ATD Clock
=
2 MHz, unless otherwise noted
Characteristic
Symbol
Min
Max
Unit
MCU clock frequency (p-clock)
f
PCLK
2.0
8.0
MHz
ATD operating clock frequency
f
ATDCLK
0.5
2.0
MHz
ATD 8-Bit conversion period
clock cycles
(1)
conversion time
(2)
n
CONV8
t
CONV8
18
9
32
16
cycles
μs
ATD 10-Bit conversion period
clock cycles
(1)
conversion time
(2)
n
CONV10
t
CONV10
20
10
34
17
cycles
μs
Stop and ATD power up recovery time
(3)
VDDA = 5.0V
t
SR
10
μ
s
1. The minimum time assumes a final sample period of 2 ATD clock cycles while the maximum time assumes a final sample
period of 16ATD clocks.
2. This assumes an ATD clock frequency of 2.0MHz.
3. From the time ADPU is asserted until the time an ATD conversion can begin.
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