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參數資料
| 型號： | 68HC912DG128 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Advance Information |
| 中文描述： | 推進信息 |
| 文件頁數： | 270/424頁 |
| 文件大?。?/td> | 3495K |
| 代理商： | 68HC912DG128 |
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Inter-IC Bus
68HC(9)12DG128 Rev 1.0
270
Inter-IC Bus
MOTOROLA
Slave Mode
In the slave interrupt service routine, the module addressed as slave bit
(IAAS) should be tested to check if a calling of its own address has just
been received (see
Figure 41
). If IAAS is set, software should set the
transmit/receive mode select bit (Tx/Rx bit of IBCR) according to the
R/W command bit (SRW). Writing to the IBCR clears the IAAS
automatically. Note that the only time IAAS is read as set is from the
interrupt at the end of the address cycle where an address match
occurred, interrupts resulting from subsequent data transfers will have
IAAS cleared. A data transfer may now be initiated by writing information
to IBDR, for slave transmits, or dummy reading from IBDR, in slave
receive mode. The slave will drive SCL low in-between byte transfers,
SCL is released when the IBDR is accessed in the required mode.
In the slave transmitter routine, the received acknowledge bit (RXAK)
must be tested before transmitting the next byte of data. Setting RXAK
means an 'end of data' signal from the master receiver, after which it
must be switched from transmitter mode to receiver mode by software.
A dummy read then releases the SCL line so that the master can
generate a STOP signal.
Arbitration Lost
If several masters try to engage the bus simultaneously, only one master
wins and the others lose arbitration. The devices which lost arbitration
are immediately switched to slave receive mode by the hardware. Their
data output to the SDA line is stopped, but SCL is still generated until the
end of the byte during which arbitration was lost. An interrupt occurs at
the falling edge of the ninth clock of this transfer with IBAL=1 and
MS/SL=0. If one master attempts to start transmission while the bus is
being engaged by another master, the hardware will inhibit the
transmission; switch the MS/SL bit from 1 to 0 without generating STOP
condition; generate an interrupt to CPU and set the IBAL to indicate that
the attempt to engage the bus is failed. When considering these cases,
the slave service routine should test the IBAL first and the software
should clear the IBAL bit if it is set.
20-iicbus
相關PDF資料 |
PDF描述 |
|---|---|
| 68HC12DG128CPV8 | Advance Information |
| 68HC12DG128MPV8 | Advance Information |
| 68HC12DG128PV8 | Advance Information |
| 68HC12DG128VPV8 | Advance Information |
| 68HC12D60 | Pin out and Signal Descriptions |
相關代理商/技術參數 |
參數描述 |
|---|---|
| 68HC912DG128CPV8 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Advance Information |
| 68HC912DG128MPV8 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Microcontrollers |
| 68HC912DG128PV8 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Microcontrollers |
| 68HC912DG128VPV8 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Microcontrollers |
| 68HC9D60 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Pin out and Signal Descriptions |
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