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參數(shù)資料
| 型號(hào)： | 68HC070KH12 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 BIT MICROCONTROLLER UNITS |
| 中文描述： | 8位微控制器單元 |
| 文件頁(yè)數(shù)： | 92/262頁(yè) |
| 文件大?。?/td> | 2397K |
| 代理商： | 68HC070KH12 |
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Clock Generator Module (CGM)
Advance Information
MC68HC(7)08KH12
—
Rev. 1.0
92
Clock Generator Module (CGM)
MOTOROLA
The operating range of the VCO is programmable for a wide range of
frequencies and for maximum immunity to external noise, including
supply and CGM/XFC noise. The VCO frequency is bound to a range
from roughly 40MHz to 56MHz, f
VRS
. Modulating the voltage on the
CGM/XFC pin changes the frequency within this range. By design, f
VRS
is tuned to a nominal center-of-range frequency of 48MHz.
CGMRCLK is the PLL reference clock, a buffered version of CGMXCLK.
CGMRCLK runs at a frequency, f
RCLK
, and is fed to the PLL through a
programmable modulo reference divider, which divides f
RCLK
by a factor
R. This feature allows frequency steps of higher resolution. The divider’s
output is the final reference clock, CGMRDV, running at a frequency
f
RDV
= f
RCLK
/R.
The VCO’s output clock, CLK, running at a frequency f
VCLK
is fed back
through a programmable prescale divider and a programmable modulo
divider. The prescaler divides the VCO clock by a power-of-two factor P
and the modulo divider reduces the VCO clock by a factor, N. The
dividers’ output is the VCO feedback clock, CGMVDV, running at a
frequency f
VDV
= f
VCLK
/(N
×
2
P
). (See
8.4.6 Programming the PLL
for
more information.)
The phase detector then compares the VCO feedback clock, CGMVDV,
with the final reference clock, CGMRDV. A correction pulse is generated
based on the phase difference between the two signals. The loop filter
then slightly alters the DC voltage on the external capacitor connected
to CGM/XFC based on the width and direction of the correction pulse.
The filter can make fast or slow corrections depending on its mode,
described in
8.4.4 Acquisition and Tracking Modes
. The value of the
external capacitor and the reference frequency determines the speed of
the corrections and the stability of the PLL.
The lock detector compares the frequencies of the VCO feedback clock,
CGMVDV, and the final reference clock, CGMRDV. Therefore, the
speed of the lock detector is directly proportional to the final reference
frequency, f
RDV
. The circuit determines the mode of the PLL and the lock
condition based on this comparison.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 68HC08KH12 | 8 BIT MICROCONTROLLER UNITS |
| 68HC08M68HC | HCMOS Microcontroller Unit |
| 68HC11 | Technical Data |
| 68HC12 | Advance Information |
| 68HC12DG128 | Advance Information |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 68HC08KH12 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:8 BIT MICROCONTROLLER UNITS |
| 68HC08KL8 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:General Release Specification |
| 68HC08M68HC | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Microcontroller Unit |
| 68HC08PT48 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Advance Information |
| 68HC08TV24 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:M68HC08 Microcontrollers |
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