參數(shù)資料
型號(hào): μPD78095
廠商: NEC Corp.
英文描述: 8 Bit Single Chip Microcontrollers(8位單片微控制器)
中文描述: 8位單片機(jī)微控制器(8位單片微控制器)
文件頁(yè)數(shù): 86/194頁(yè)
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代理商: ΜPD78095
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67
CHAPTER 4 INSTRUCTION SET
Bit
SET1
saddr.bit
2
4
6
(saddr.bit)
1
Manipulation
sfr.bit
3
8
sfr.bit
1
A.bit
2
4
A.bit
1
PSW.bit
2
6
PSW.bit
1
×
×
×
[HL].bit
2
6
8+n+m
(HL).bit
1
CLR1
saddr.bit
2
4
6
(saddr.bit)
0
sfr.bit
3
8
sfr.bit
0
A.bit
2
4
A.bit
0
PSW.bit
2
6
PSW.bit
0
×
×
×
[HL].bit
2
6
8+n+m
(HL).bit
0
SET1
CY
1
2
CY
1
1
CLR1
CY
1
2
CY
0
0
NOT1
CY
1
2
CY
CY
×
Call Return
CALL
!addr16
3
7
(SP–1)
(PC+3)
H
, (SP–2)
(PC+3)
L
,
PC
addr16, SP
SP–2
CALLF
!addr11
2
5
(SP–1)
(PC+2)
H
, (SP–2)
(PC+2)
L
,
PC
15–11
00001, PC
10–0
addr11,
SP
SP–2
CALLT
[addr5]
1
6
(SP–1)
(PC+1)
H
, (SP–2)
(PC+1)
L
,
PC
H
(00000000,addr5+1),
PC
L
(00000000, addr5), SP
SP–2
BRK
1
6
(SP–1)
PSW, (SP–2)
(PC+1)
H
,
(SP–3)
(PC+1)
L
, PC
H
(003FH),
PC
L
(003EH), SP
SP–3, IE
0
RET
1
6
PC
H
(SP+1), PC
L
(SP), SP
SP+2
RETI
1
6
PC
H
(SP+1), PC
L
(SP), PSW
(SP+2), R R R
SP
SP+3, NMIS
0
RETB
1
6
PC
H
(SP+1), PC
L
(SP), PSW
(SP+2), R R R
SP
SP+3
Notes 1.
When the internal high-speed RAM area is accessed or in the instruction with no data access.
When an area except the internal high-speed RAM area is accessed.
2.
Remarks 1.
1 instruction clock cycle is 1 CPU clock cycle (f
CPU
) selected by the processor clock control register
(PCC).
Number of clock cycles is when there is a program in the internal ROM area.
n indicates the number of waits when the external memory expansion area is read.
m indicates the number of waits when the external memory expansion area is written to.
2.
3.
4.
Instruction
Group
Clock
Flag
Mnemonic
Operands
Byte
Operation
Note 1
Note 2
Z AC CY
相關(guān)PDF資料
PDF描述
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